科通解读 Cadence Allegro 16.6--快速化、小型化、智能化设计的利器

12月04日科通集团在深圳和Cadence原厂及第三方合作伙伴东友电子、库源电气共同举办Allegro 16.6新技术研讨会，来自科通及Cadence资深AE及技术专家为本土设计工程师带来最新的PCB设计技术，并分享了Cadence最新PCB技术发展趋势、产品路线图、技术讲解与演示和使用心得。 众多Allegro 产品忠实用户、信号完整性分析工程师、电源仿真及设计工程师、EMC仿真及设计工程师、PCB设计工程师、封装设计工程师和和管理者与会，与科通、Cadence技术专家热烈探讨电子设计，了解Allegro 16.6中的最新技术。

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随着半导体工艺的发展，器件的工作频率越来越高，使得高速PCB的设计成为产品设计中的一个重要环节，而高速PCB设计所面临的过冲、下冲、振铃、延迟和单调性等信号完整性问题，将成为传统设计的一个瓶颈，设计人员仅仅凭经验将越来越难设计出完整的解决方案，因此设计人员只有借助一套完整的信号完整性分析工具才能准确预测并消除这些问题。在科通Cadence Allegro 16.6研讨会上，科通技术专家结合高速PCB设计分析工具讲解分析了以上PCB级信号完整性问题。 Cadence加入IPC-2581联盟，用统一标准提升效率。有数据表明，通过IPC-2581格式传输设计数据到制造的PCB，可以使整体制造时间减少30%。比如使用来自Cadence Allegro PCB Editor的IPC-2581数据不需要额外的通信和迭代来解释、编辑和更新设计数据，从而达到节省设计时间、降低成本、加快产品上市进程的目的。

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Cadence每年有将近30%的营收投入到科研中，Cadence Allegro 16.6在系统级设计、功能验证、IC综合及布局布线、模拟和混合信号及射频IC设计、全定制集成电路设计、IC物理验证、PCB设计和硬件仿真建模等方面的应用，以及FSP(FPGA System Planner)在PCB和FPGA联合设计等方面都有长足的进步。 与传统的设计比较，高速设计要更多地考虑到信号完整性问题，在设计过程中借助EDA工具可以最大程度上减少重复设计次数。今年Cadence收购了信号与电源完整性技术供应商Sigrity，从而进一步加强了仿真的能力。全新的Cadence芯片封装/PCB板协同设计及仿真解决方案，能够迅速优化芯片和封装之间的网络连接，以及封装与PCB之间的网络连接。同时通过网表管理、自动优化路径以及信号和电源完整性分析，可以对产品的成本与性能进行优化。Sigrity分析技术与Cadence Allegro和OrCAD设计工具的组合将会提供全面的前端到后端的综合流程，帮助系统和半导体公司提供高性能设备。相较于其他的 EDA工具和服务提供商，Cadence的产品覆盖了数字IC、模拟IC、芯片封装及电路板设计，能为客户提供完整的电子产品设计解决方案。 而且，Cadence Allegro 16.6提供了极其灵活的配置，通过拆分成许多功能模块，不同需求的客户可以找到最贴切的方案，从而大幅节省了成本。

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Allegro 16.6新功能有助于嵌入式双面及垂直部件的小型化改良，改进时序敏感型物理实现与验证，加快时序闭合，并改进ECAD和机械化 CAD协同设计。Allegro 16.6通过自动交互延迟调整（AiDT）加快时序敏感型物理实现。自动交互延迟调整可缩短时间，满足高级标准界面的时序约束。 此外，Cadence Allegro 16.6在EMI 、Team Design、EMC、小型化、OEMs/ODMs/EMSs生态系统之间联合开发模式、Silicon-package 和 package-board 协同设计、电热协同仿真技术、库和设计数据管理等方面都有很大的改进。 科通集团产品经理王其平表示，市场资源和本地联合支持是科通的重要优势，科通可以为用户提供从芯片级到板级的良好支持，在成本方面也更具竞争力。科通将以本地化的优质服务，把Cadence Allegro 16.6的优势与本土需求结合，让工程师深入了解Cadence Allegro 16.6给设计带来的优化。而且科通有大学计划以推广Cadence在大学生群体中的知名度，让这些未来的设计工程师掌握利用Cadence软件进行开发的相关技能。 点击查看: Cadence Allegro 16.6新功能汇总>>