Altera首席设计师谈FPGA设计挑战及其发展

作为Altera公司的首席设计师，李鹏博士一直致力于在抖动、噪声、信号完整性、高速链路以及SERDES体系结构、电信号和光信号、硅光子以及光FPGA方面的研究，是现代抖动理论和应用方面的开拓者。包括抖动组成概念和理论构成、抖动分离方法(Tailfit，现在是既成事实的方法)、抖动测量技术、高速链路系统建模和仿真，以及降低抖动的高能效数据传输和时钟体系结构等。 李鹏提出并参与了主要串行数据通信抖动、噪声和信号完整性标准的制定。在Altera，他是管芯仪表(ODI) 的设计师和发起人，也是AlteraFPGA光I/O、硅光子以及28nm/28Gbps收发器技术的主要贡献者和发起人。目前，李鹏是PCIExpress抖动标准委员会(JWG)的联席主席，CICC测试和调试分委会主席，而就在不久前，李鹏被选为2012年IEEE院士，“在现代光电子器件和系统中，我的贡献和研究成果奠定了业界和学术界对抖动基础理论的认识和理解，并促进其发展，所开发的技术用于验证并测试抖动，以保证性能和可靠性。”在总结获选原因时，李鹏表示，正是由于他对相关半导体、计算机和网络行业以及技术领域的贡献，因此获得IEEE授予最高等级的会员资格，即IEEE院士。 李鹏的研究领域涉及当前高速器件设计中面临的挑战，他认为高速器件设计是一个很大而且很复杂的问题，在相同或者更长的传输距离上提高器件和系统速度，在相同甚至更小的功耗和面积条件下保持相同或者进一步提高性能和可靠性，这些都蕴藏着很大的挑战。 “在几个硅片工艺节点上，我与Altera 的同事一起面对这些挑战，已经有了重大突破。目前，我们在28nm工艺实现了28Gbps速率，功效达到了7pJ/bit 。”李鹏说，“创新是克服这些挑战的关键，正如您所想到的，在未来的FPGA器件速率和工艺节点上，Altera将继续创新，保持领先优势。” 在FPGA设计中， 提高I/O速度、量化抖动以及提高测试的精准度和效率都十分重要，李鹏表示，可以通过几种前沿的方法来达到提高FPGA I/O速率的目的，包括混合时钟和数据恢复体系结构等降低功耗和抖动的高级体系结构；用于时钟发生的LC谐振腔等高速、低相位噪声振荡器等；用于Altera FPGA的28nm小体积、快速、低功耗、大跨导晶体管等。 在量化抖动上，最好的方法是将其分离为统计分量和物理分量，例如，确定性抖动(DJ)、随机抖动(RJ)以及总抖动(TJ)等统计分量，以实现精确的预测模型；而物理分量包括有损介质(例如传输线或者PCB走线)导致的抖动、由于有源数据通道之间的电容和电感耦合交叉串扰造成的抖动、一条链路上不同组件之间阻抗失配反射造成的抖动等，从而找到抖动的根本原因，进一步降低抖动。 在测试方面，李鹏认为实现精确、高效、低成本、高速器件和I/O测试最好的方法是采用DFT (设计用于实现可测性)/BIST(内置自测试)技术。“ 在这一发展方向上， 我和Altera的同事一起开发了一种新技术，名为管芯仪表(ODI)，已经用在了多个产品代和工艺节点上。”他说，“我们最新的28nm/28GbpsODI具备了示波器、误码率测试仪(BERT)、码型和抖动发生功能，其能力和性能与实验室/测试台仪表相似，但是在体积、成本和功耗上要高出几个数量级。ODI可以用于器件和电路板级测试，或者作为今后实验室仪表和自动测试设备(ATE)的器件组成。” 李鹏表示，根据ITRS(半导体国际技术发展路线)，FPGA等器件今后将继续遵循摩尔定律，向更小的工艺节点发展，20nm、15nm直至10nm等等，其密度更大、速率更高，功能更强，功耗更低。另一方面，还有名为“超越摩尔”的发展趋势，实现3D集成、光子互联等混合集成，这是进一步提高密度和速度，降低功耗，减小面积的另一发展方向。未来，还有很多棘手的问题和挑战需要解决，他将和Altera的同事继续积极努力工作，以解决这些挑战。 《电子设计技术》网站版权所有，谢绝转载