从Discovery VIP看设计验证的发展趋势

智能手机、平板电脑以及其它高性能消费电子产品等的融合趋势使得系统设计日趋复杂，单个系统会整合多核CPU、图形处理器和DSP，而且通常要支持10多个接口协议。这对SoC芯片设计验证方法学产生了巨大的影响。Synopsys(新思科技)高级市场总监Rajiv Maheshwary表示，自20世纪90年代到现在，大规模集成电路设计随着复杂度的增加，在验证方法上经历了从仿真到验证的过程。第一次转变是通过HDL仿真和SynopsysVCS这样的编译代码仿真技术解决“仿真生产率差距”问题，而后转变到到通过引入SystemVerilog和高级测试平台解决“验证生产率差距”问题。因为到了21世纪，网络应用推动的设计复杂性上升到一个更高水平。ASIC的门数量已达到1000万或更多，因此，IP模块的采用也越来越多。这种情况使得更加先进的验证技术，如各种高级测试平台、约束随机验证法和断言等成为提升“验证覆盖率”的关键，但由于这些新技术是单点工具，带来了测试效率和管理瓶颈的问题。SystemVerilog和高级测试平台环境为解决这些问题提供了方法。 由Synopsys提供的一份资料显示，目前超过60%的45纳米及以下工艺的设计和超过90%的32纳米及以下工艺的设计都使用VCS进行验证。设计指标包括几千万行RTL和测试平台代码，需要验证150GB以上的计算机内存，10 个或以上协议(单芯片)，几十万个断言，几十至上百个电压域，需要分析超过1TB的覆盖率数据。为了满足庞大的SoC验证需求，除了持续增长的计算机阵列规模，验证团队的规模也已扩大至设计团队的至少两倍。另外，巨大的成本风险也将验证推向设计的前期阶段。这份资料指出，SoC验证工作的放大系数是10倍：如果在RTL阶段解决某个问题的成本是1万美元，在版图阶段解决这个问题的成本将是10万美元；如果它通过了tapeout阶段，则会造成100万美元的损失。推出一个缺陷设计的经济损失有可能是灾难性的，可高达几亿美元。 Maheshwary先生表示，下一代SoC验证技术需要大幅提升验证性能和容量，能够提供先进和直观的调试技术以帮助工程师快速分析海量数据，并找出设计问题，能够提供全面、成熟、快速、高效和即时的验证IP，并为设计团队提供软硬件联合验证方案，帮助他们开发代码和硬件，并让这一切在统一的平台上实现。基于这样的思路，不久前，Synopsys推出了基于全新VIPER架构的Discovery系列验证IP(Verification IP，VIP)。它完全采用SystemVerilog语言编写，并对UVM、VMM和OVM方法学提供原生性支持，为加快并简化最复杂SoC设计的验证提供了内在性能、易用性及可扩展性。 Discovery VIP系列包括协议分析器Protocol Analyzer(一个独特的协议感知纠错环境)，支持所有主流的仿真器，并提供超过其他商用VIP多达4倍的性能，其配置、覆盖率和测试开发能力，可用于提高IP和SoC产能。下一代的VIPER架构在以协议为中心的验证和SoC层验证领域内为未来的创新奠定了基础。

下一代VIP的验证架构
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“VIP提供各种芯片上和芯片外的功能模型，如ARM AMBA、PCIExpress、USB、MIPI、HDMI和以太网等，使用这些模型在流片前来测试所有的SoC接口，能够验证这些接口是否符合标准。”Maheshwary说，“完全采用systemVerilog语言，带有原生的UVM、VMM和OVM支持,不需要方法学级别的互操作性封装、或者在外层之下的翻译及重新映射。这不仅消除了不必要的性能开销，而且还提供了其它内在性好处。这些好处包括在所有主流仿真器之间的可移植性和在SoC环境中方便地集成，同时还有VIP纠错、覆盖率规划和管理的能力和功能。” 全新的VIPER架构目标是增强的VIP性能、可配置性、可移植性、纠错、覆盖率和一致性管理及可扩展性以及可扩展能力。大量VIPER的功能和协议正确性校验来源于采用SystemVerilog语言的一种分层化的协议架构，它采用了所有方法学的最佳实践，包括UVM、VMM和OVM。其所有图层都可见，因此提供了完整的协议验证控制能力。验证工程师既能够如其验证计划要求的那样工作在最高的一层，也能够在最底层植入错误进行自我检查。该架构还提供了追踪以协议为中心的仿真信息的能力，以提供带有时间轴同步到RTL波形的协议级分析视图和其他视图。该架构能够完全被配置到特定的协议配置上，并包括诸如从预先定义序列中修剪不适用的运行时间配置等多种功能。VIPER架构也是高度可扩展的，可容纳被测器件(DUT)额外的、独有的功能，如植入错误模式、覆盖率采样和其他功能。 《电子设计技术》网站版权所有，谢绝转载