零和信号概念是在数据总线上使用编码机制，允许使用单端缓冲器同时仍能降低并发开关噪声，因此与传统差分信号相比，可以将物理通道(例如电路板走线)数量减少近2倍。
一些复杂的数字系统，比如高性能计算机(HPC)，在处理单元之间或在处理单元与内存之间路由信号时经常广泛使用高速电气互连。尽管串行器/解串器(SerDes)和内存接口速度在不断提高，但仍要求在受限的物理空间中提供更高带宽的总线，同时降低并发开关噪声(SSN)。零和信号概念是在数据总线上使用编码机制，允许使用单端缓冲器同时仍能降低并发开关噪声，因此与传统差分信号相比，可以将物理通道(例如电路板走线)数量减少近2倍。通过仿真和分析实际的(非理想的)数据总线和供电网络架构，我们展示了零和信号的可行性，并与传统(单端和差分)方法进行了性能比较。
引言
许多数字系统(如高性能计算机HPC)都广泛使用差分和单端通道及总线。例如，经常将高速差分串行通道用于处理器至处理器的通信，而密集单端总线通常用于处理器到内存接口。差分信号有许多优势(比如共模噪声抑制，降低并发开关噪声(SSN)等)，但所用互连走线的数量是单端信号的两倍。我们建议中间解决方案可能是最优的。考虑用一组缓冲器驱动2N条互连走线，在任何给定的时间点，这些走线中有N条处于逻辑高状态(拉电流)，其它N条处于逻辑低状态(灌电流)，但不存在差分系统所具有的限制(即高低状态对必须相邻)。
我们称之为“零和信号”，因为它保留了差分缓冲系统的一个最重要特性——独立于输出状态的恒定供电电流输出。这种恒流特性可以极大地减少与系统电感交互的开关电流瞬变，因而能降低供电电压瞬变，减少相关的数据塌陷。通过在任何时间点使用单端走线和合适的编码机制在总线上创建数量平衡(或接近平衡)的逻辑高低状态，我们可以沿着2N条走线传送比差分信号协议更多的数据，并且随着总线数量(N)的增加而接近单端极限。
本文将首先简要介绍零和信号方法的理论，然后详细讨论编码方法以及产生成组的平衡和接近平衡的代码字。接下来使用时域仿真方法评估零和信号应用于包括真实有源与无源单元的概念性HPC环境的可行性。
在仿真部分，我们将研究工作条件的许多变化并观察对高速链路性能的影响。性能评估是通过在并行总线上使用标称和更苛刻的位图案激励条件展开的，同时在链路末端监视垂直眼图开度等指标。最后，文章提供了总结性的评论，并对今后的工作提出了一些建议。
《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和信号方法的基本工作原理 在这篇文章中总共讨论了三种不同的并行总线数据传输方法，即单端(SE)、差分(DIFF)和零和(ZS)。在印刷线路板(PWB)走线数量固定的情况下，使用三种信号机制可以传送的数据比特数量见下表1。需要注意的是，表中所示的零和比特数量公式来自计算总比特数为2N时可用的代码数量，其中N个比特是1，N个比特是0。随着N增长，零和数据比特数量将接近单端数据比特数极限。
《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和编码 为了用仿真或硬件方法实现零和信号概念，有必要将任意数据字编码成一组平衡的代码字，或反过来将平衡的代码字解码成任意数据字，其中代码字包含相同数量的1和0比特。许多应用已经对平衡的编码和解码[1]、[2]、[3]、[4]、[5]进行了充分的研究，包括数据传输和存储。用于数据传输的平衡编码一般支持转换密度目标和无直流特性，这是电子和光学链路所需要的。一些编码技术还能满足数据完整性以及误码检测和纠错。 诸如8b10b等流行的传输编码技术能够满足经过单个串行通道传送的比特流需要。8b10b编码并不是完美的平衡码，但可以确保20个比特的流中的差值不超过2个，而且不会出现连续5个以上的1或0。另一方面，零和编码必须满足并行数据“字”，确保在数据总线上同时传送相同数量的1和0比特。因此，对零和编码来说需要另外的编码/解码机制和另外的硬件实现。 为了达到本文的目的，主要要求是开发出可以为仿真提供数据编码的方法。这个任务相对简单，因为对可用于这个目的的计算资源没有特殊的限制。针对仿真目的的编码支持将在下一节讨论。当然，零和信号的实际实现要求用硬件高效地实现有效编码机制。这个问题的解决要难得多，超过了本文要讨论的范围。
《电子技术设计》网站版权所有，谢绝转载 {pagination} 用于仿真的编码方法 在随后的分析章节中描述的电路仿真要求为“典型”案例提供基本的随机数据集。“最坏”情况图案可以由深入了解系统弱点的工程师提供。针对单个链路或不相关的单端链路的随机数据可以由仿真环境中可用的伪随机比特流(PRBS)提供。然而，平衡的代码字的随机流要求特殊的处理。 简单的编码方法可以采用代码字的查找表，其中每个数据值代表进入查找表的索引。随机代码字可以通过从查找表随机选择条目来产生。 在编码小的数据集时这是很容易实现的，但随着数据比特数的增加，这种做法将越来越难，而且解码也需要搜索表格。然而，出于这些仿真的目的，查找表是合适和有效的。对小的代码字集来说，可以产生整个表。而对大的代码字集来说，查找表可以用随机选择的平衡(或接近平衡)代码字填入。由于仿真(至少)要求数百个代码字，因此有1万个条目数量级的查找表在大小上足够了，并且容易产生或存储。 不管用于查找表的代码字值是枚举产生的还是随机选择的，候选代码字都要转换成二进制，并对1和0比特进行计数。平衡的代码字有相同数量的1和0比特。如上所述，“接近平衡的”代码字具有受限的差值，由0和1比特数量的差值d确定。举例来说，针对2*N = 4(线)的情况，代码字是4比特，因此共有24 = 16个。针对4比特的代码字及它们的差值列举在表5中。(注意，每列中的代码数量可以从Pascal的三角函数得到)
《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真环境和关联的HPC系统假设 在这一节中，我们讨论用于评估比拼传统差分和单端机制的零和信号概念的详细模型。为了方便讨论，假设读者对并发开关噪声及其对传统HPC系统中的信号完整性的影响、还有差分与单端信号的基本原理有基本的理解。对并发开关噪声、基本建模和仿真原理的一般性讨论可参考[10]、[11]、[12]、[13]。 如前所述，零和信号概念背后的理论相对简单，不过实际使用中仍定义了有限的一些例子[14]、[15]。简单地说，这个概念建议使用编码后的字来实现发送电路中的电流抵消，从而通过抑制电流瞬态(di/dt)降低并发开关噪声。在理想条件下，根据基本的L*di/dt关系，电流抵消可以明显地减少并发开关噪声。但典型的HPC应用远非理想情况。反射、损耗、封装寄生、电源/地引脚比例以及电源/地引脚分布都是潜在的实际HPC系统属性，可能减弱零和信号实现的效果，具体取决于缓冲器电流实际是如何传播的。 图3显示了仿真的系统单元和仿真实体的一些描述。出于这些仿真的目的，包含仿真环境的模型和假设可同等地应用于处理器到处理器或处理器到存储器链路。任意设计目标是在每对处理节点之间提供32比特宽的链路。这条链路可以使用差分信号(需要64条线)、单端信号(需要32条线)或零和信号(要求34至40条线，取决于允许的差值水平，并取决于组合在一起形成单根零和总线的走线数量)提供。I/O缓冲器被组合成部件(“片”)，如图3所示，每个片能够支持多达40个单端或20个差分缓冲器。这种分割方法得到了Altera Stratix IV FPGA芯片和封装架构的松散采纳，采纳的主要目的是用于PDN建模。下面将进一步讨论这种架构的含义。
《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构 为了模拟更加真实的应用环境，我们为三种信号架构分别创建了图4所示的仿真结构(代表与处理器节点的一个“片”相关的整个系统元件集，如上图3所示)。出于这些仿真的目的，我们假设与零和信号评估相关的突出系统功能对每个片来说应基本独立，因此只仿真了一个片。完整仿真的片如图4所示。这张详细的图描述了调整链路仿真架构的许多方面，今后还会经常被引用。基本环境由3个主构建模块组成：传送缓冲器，裸片上的电源分布网络(PDN)和无源印刷线路板(PWB)通道。随后的小节将介绍图4勾画出的整个链路结构的每个部分。 点击查看大图
《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：发送缓冲器 链路开始于一个用作推挽式串联源端接式(SST)输出缓冲器的晶体管模型，就跟许多串行器/解串器(SerDes)实现中使用的那样。这种发送器设计有一个50Ω的串联输出电阻，当无终端工作时具有0至1VDC的满摆幅，当端接一个匹配的50Ω阻抗时摆幅大约为0.25V至0.75VDC。选择这种缓冲器主要受以前经验的影响[16]，还因为需要高速能力来突出与频率有关的通道和PDN。 在大多数差分模式应用中，一般使用真正电流导引的差分缓冲器实现并发开关噪声(SSN)免疫。然而，为了就这次的比较研究提高三种架构下的一致性，使用了两个单端SST缓冲器拷贝来近似一个差分发送器。使用两个这样的缓冲器并不能保证获得用电流导引所能实现的传统SSN免疫性能，而且在差分情况下可能导致过度悲观的仿真结果。因此需要注意的是，这里描述的差分条件只是准差分性质，并不是所有从实用差分信号中获得的传统好处都得到了建模。然而，出于这些仿真研究目的，我们相邻这个缺点不是很重要。正如下面的仿真结果要表明的那样，仿真模式能够清晰地反映电流开关中的差异以及单端与差分信号最终SSN之间的差异，因此我们相信这里描述的零和结果是有效的。
《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：片载无源电源分布 裸片上的I/O电源分布被建模为RLC网络，如图4左下方所示，旨在模拟FPGA或ASIC设计中的金属和电介质材料引起的寄生参数。用于这个仿真操作的无源RLC参数是用一系列简化有关片上几何与结构的假设进行估计的。例如，假设用于片上电源和地的金属带可以用传统传输线近似方法建模，因而得到：
《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：印刷线路板 仿真架构中最有影响的元件也许是PWB过孔引脚片，因为它是造成信号环路电感的主要因素。引脚间距、长度和直径以及相互间的比例、信号和参考引脚的位置都会影响总的环路电感，并直接引起并发开关噪声(SSN)。图5显示了针对每种测试案例建模的过孔引脚片I/O和电源/地分布。虽然是在PWB过孔引脚片的背景下讨论的，但片上I/O和电源/地单元的MxN矩阵采用相同的组织版图。这种安排，特别是电源/地到信号的比例，基本上以Altera为Stratix IV FPGA提供的参考设计为依据。Altera设计中的复杂安排被更对称的方法进行了简化，因此引脚片很容易在三种架构间缩放，同时维护某种几何一致性。引脚间距假设为1mm，过孔长度被建模为100mil，每一种都是相对典型的现代ASIC或FPGA封装和PWB实现。每个信号、电源和地引脚通过过孔引脚片布线到I/O片，图4中的表格显示了每个的数量，图5则有进一步的说明。 需要注意的是，这些引脚输出没有必要针对最小可能SSN进行优化，特别是对差分实现而言。其它引脚输出可能会有更好的性能，但这种方法考虑了所有三种架构之间的一致性，以便得到可比的观察结果。 点击查看大图
《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：仿真激励和图案 并发开关噪声(SSN)也与图案有关，因为跨越片上的开关缓冲器图案影响局部di/dt。试图最大化di/dt的“最差情况”开关图案可以通过强制片内所有缓冲器同时改变到相同的高或低状态来实现。标称或“典型”的SE或DIFF图案是通过交叉27-1伪随机比特流(PRBS)种子创建的，这样信号边沿仍然是对齐的，但总线上任意时刻的1和0分布本质上更随机。 零和信号概念确保了总线上有相同数量的1和0，因此全局di/dt为0，但通过将总共36个缓冲器分布的每一半中的相同状态变化组成起来，可以在“最坏情况下”实现PDN上的局部应力。最后，使用随机选择的有效ZS代码字产生“典型的”ZS图案，如上面的编码技术章节介绍的那样。所有三种概念性架构下的每种“最坏情况”和“典型”图案在图6中有进一步描述。在仿真环境中，这些图案特征定义的理想源被用来激励图4所示节点‘i’的I/O单元。注意，在所有情况下，很多缓冲器上的各种图案时钟被设定是同步的(即所有缓冲器同时改变节点“i”的状态)。 点击查看大图
《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真结果 这一节将总结用上述模型环境实现的零和、差分与单端信号的众多仿真研究结果。新思公司针对Linux开发的HSPICE版本C.2009.03.SP1用于所有时域仿真。由Mayo SPPDG公司开发的Matlab脚本用于捕获和测量相关的眼图统计数据。 标称仿真：眼图与电压纹波 评估三种架构的主要指标是在接收器输入端仿真/采样的垂直眼图开度。因此在这些仿真结果中没有全部考虑其它经典的眼图特性，如通常用眼图模板评估的抖动。在典型的高密度、单端并行总线应用中，SSN会很大，在信号眼图中的效果是看得见的。为了描述这些SSN和其它效果，图7给出了样本眼图仿真结果。本例中针对SE的缓冲器位置14、ZS矩阵与针对DIFF的缓冲器14/15是任意选择的。 如前所述，SST缓冲器的轨到轨电压摆幅标称值是0至1VDC。然而，在实际使用中缓冲器端接到VDD/2或0.5VDC。采用这种端接方法后，在端接电阻上测量到的每条单端链路的最大理想满电压摆幅是500mV。DIFF配置结果以差分测量形式报告，其中补码信号要从对内的真正信号中减去。在这种情况下，标称满摆幅眼图是单端标称值的两倍，或1VDC。注意图7的差分眼图开度中采用了2倍的垂直刻度。 点击查看大图
《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真变化：差值和总线大小 将可用的代码字限制为纯平衡(零和)代码在实际应用中可能太受限了。差值概念允许总线上的0和1数量之间存在一定程度的不平衡，详见工作原理部分。这使得从可能的2N完整清单可以得到更多的代码字，代价是不逐渐增加了SSN。当代码空间以这种方式变宽时，只需更少的线就能获得32个逻辑比特。例如，当差值为±2时，32个逻辑比特只需34根线，而在纯平衡编码中需要32个比特。零和I/O片和比特图案经过修改包含不同水平的差值，可显示用不平衡代码字增加代码空间与影响由于增加SSN引起的眼图开度之间的平衡。如图10左面板所示，增加差值会逐渐关闭眼图。如果代码字限制可以放松，低水平值是可以容忍的。值得注意的是，打开代码空间以允许±16的差值只要求32根线，进而导致未编码的字。然而，为了一致性，我们选择保持具有±16差值的34线例子。 同样，其它总线大小被认为是基线应用的另外变化。不像由36线组成的单条零和总线获得32个逻辑比特，2x20和4x12配置也进行了评估。每个同样获得32比特。当考虑这两种额外架构时似乎对眼图开度影响很小。 点击查看大图
《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真变化：数据速率 由于SSN是一个与频率有关的电源完整性问题，因此一般认为主要由于过孔引脚片和裸片上的PDN中的电感原因，单端信号性能将在接近1Gbps时开始下降。为了验证这个断言，发送数据速率从233Mbps逐步提高到16Gbps。这种扫描的结果见图11。对单端、“最差情况”配置来说，眼图在1Gbps和2Gbps之间约关闭了50%，而零和眼图的开度在整个频率扫描范围内与差分眼图保持一样(注意，出于比较测绘的目的，差分眼图测量砍了一半)。即使对数据速率低至1Gbps的应用来说，零和编码方法对SSN的负面影响相对传统单端信号也更加免疫。 点击查看大图
《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和信号总结 这份报告中介绍的仿真结果建议，当使用零和信号配置时，SSN免疫性在实际系统环境中是可以实现的。正如期望的那样，对称平衡宽数据总线上的1和0数量可以实现电流抵消，进而减少电压轨塌陷，改善接收器的垂直眼图开度。这种性能改善使用差分信号一般也能取得，但要付出2倍于单端方法的封装密度代价。零和信号能够实现良好的信号性能，而且引脚数量和布线方面的代价显著更小。 值得重提的是，上面执行的DIFF仿真是准差分的，其中没有使用真正电流导引的差分发送器。这样一种差分缓冲器可以产生更加乐观的垂直眼图开度。同样，用于局部电荷存储的显著更高的片上电容可以用来改善所有信号类型的结果。 虽然仿真结果表明，使用零和信号减少高速并行总线HPC应用中的SSN有很好的前途，但仍有几个问题需要考虑。例如，有效编码/解码机制的设计与实现对于将零和信号概念推进到物理现实来说非常重要。我们计划在未来出版物上报道这一主题。与传统系统架构的兼容(经常要求无直流和/或ECC编码)也很重要。 另外，我们提醒大家，图3所示的处理器到处理器象征性应用框图是概念性的，当然会有架构上的复杂性需要考虑。例如，在处理器到内存架构情况中，将定制编码的数据总线与商用存储器(如DDR2/3)集成在一起将遇到逻辑上的挑战。另外，由于零和信号默认在零和总线中的所有数据比特具有同步时钟，而最近的SerDes技术趋势恰恰相反(分开的SerDes通道经常同步于不同的PLL，因此不是同步的)，因此与未来高速I/O解决方案的兼容性还需要解决。 参考文献 [1] Tallini, L. G., and Bose, B.: "Balanced Codes With Parallel Encoding and Decoding." IEEE Transactions on Computers, 48(8):794-814 (August) 1999. [2] Tallini, L. G., and Bose, B.: “Design of Balanced and Constant Weight Codes for VLSI Systems.” IEEE Transactions on Computers, 47(5):556-572 (May) 1998. [3] Knuth, D.: “Efficient Balanced Codes.” IEEE Transactions on Information Theory, 32(1):51-53 (January) 1986. [4] Weber, J.H., and Immink, K.S.: “Knuth.s Balanced Codes Revisited.” IEEE Transactions on Information Theory, 56(4):1673-1679 (April) 2010. [5] Youn, J.Y., and Bose, B.: “Some Improved Encoding and Decoding Schemes for Balanced Codes.” Proceedings of 2000 Pacific Rim International Symposium on Dependable Computing, pp. 103-109, 2002. [6] Immink, K. S., and Weber, J.H.: "Very Efficient Balanced Codes." IEEE Journal on Selected Areas in Communications, 28(2):188-192 (February) 2010. [7] Al-Bassam, S., and Bose, B.: "Design of Efficient Error-correcting Balanced Codes." IEEE Transactions on Computers, 42(10):1261-1266 (October) 1993. [8] Hughes, A., and Fair, I .J.: "An Integrated Error Control and Constrained Sequence Code Based on Multimode Coding." Proceedings of the 3rd Annual Communication Networks and Services Research Conference, 2005, pp. 203- 208, Halifax, N.S., Canada, May 16-18, 2005. [9] van Tilborg, H., and Blaum, M.: "On Error-correcting Balanced Codes." IEEE Transactions on Information Theory, 35(5):1091-1095 (September) 1989. doi: 10.1109/18.42227 [10] Shi, H., Liu, G., and Liu, A.: “Analysis of FPGA Simultaneous Switching Noise in Three Domains: Time, Frequency, and Spectrum.” DesignCon 2006, Santa Clara, CA, February 2006. [11] Chen, C., Zhao, J., and Chen, Q.: “A Simulation Study of Simultaneous Switching Noise.” Proceedings of Electronic Components and Technology Conference, pp. 1102-1106, 2001. [12] Schmitt, R., Kim, J., Yuan, C., Feng, C., Kim, W., and Oh, D.: “Power Integrity Analysis of DDR2 Memory Systems During Simultaneous Switching Events.” DesignCon 2006, Santa Clara, CA, February 2006. [13] Smith, L.: “Simultaneous Switch Noise and Power Plane Bounce for CMOS Technology.” Proceedings of Electrical Performance and Electronic Packaging, pp. 163-166, 1999. [14] Huh, S., Swaminathan, M., and Keezer, D.: “Pseudo-balanced Signaling Using Power Transmission Lines for Parallel Links.” IEEE International Symposium on Electromagnetic Compatibility, pp. 871-876, 2011. [15] Lee, S., Jee, D., Suh, Y., Park, H., and Sim, J.: “A 8 GByte/s Transceiver with Current-balanced Pseudo-differential Signaling for Memory Interface.” IEEE Solid-State Circuits Conference, pp. 237-240, 2008. [16] Philpott, R., Humble, J., Kertis, R., Fritz, K., Gilbert, B., and Daniel, E.: “A 20 Gb/s SerDes Transmitter with Adjustable Source Impedance and 4-tap Feed-Forward Equalization in 65nm Bulk CMOS.” IEEE Custom Integrated Circuits Conference, pp. 623-626, 2008. 原文作者：Chad M. Smutzer、Robert W. Techentin、Michael J. Degerstrom、Barry K. Gilbert博士、Erik S. Daniel博士、Mayo Clinic
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和信号方法的基本工作原理 在这篇文章中总共讨论了三种不同的并行总线数据传输方法，即单端(SE)、差分(DIFF)和零和(ZS)。在印刷线路板(PWB)走线数量固定的情况下，使用三种信号机制可以传送的数据比特数量见下表1。需要注意的是，表中所示的零和比特数量公式来自计算总比特数为2N时可用的代码数量，其中N个比特是1，N个比特是0。随着N增长，零和数据比特数量将接近单端数据比特数极限。
表1：单端、差分和(最佳的)零和信号机制比较。
表2：各种信号机制为了支持固定的数据比特数而需要的走线数量。
图1：传统信号机制(单端和差分)与零和信号机制的比较。(23489v3)
表3：各种信号机制在固定数量的走线上支持的数据比特。
表4：各种信号机制(包括具有有限差值的零和)为了支持固定数量的数据比特而要求的走线数量。
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和编码 为了用仿真或硬件方法实现零和信号概念，有必要将任意数据字编码成一组平衡的代码字，或反过来将平衡的代码字解码成任意数据字，其中代码字包含相同数量的1和0比特。许多应用已经对平衡的编码和解码[1]、[2]、[3]、[4]、[5]进行了充分的研究，包括数据传输和存储。用于数据传输的平衡编码一般支持转换密度目标和无直流特性，这是电子和光学链路所需要的。一些编码技术还能满足数据完整性以及误码检测和纠错。 诸如8b10b等流行的传输编码技术能够满足经过单个串行通道传送的比特流需要。8b10b编码并不是完美的平衡码，但可以确保20个比特的流中的差值不超过2个，而且不会出现连续5个以上的1或0。另一方面，零和编码必须满足并行数据“字”，确保在数据总线上同时传送相同数量的1和0比特。因此，对零和编码来说需要另外的编码/解码机制和另外的硬件实现。 为了达到本文的目的，主要要求是开发出可以为仿真提供数据编码的方法。这个任务相对简单，因为对可用于这个目的的计算资源没有特殊的限制。针对仿真目的的编码支持将在下一节讨论。当然，零和信号的实际实现要求用硬件高效地实现有效编码机制。这个问题的解决要难得多，超过了本文要讨论的范围。
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表5：4位代码字的差值。
图2：Matlab产生的12比特平衡代码字例子。
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图3：用于在处理器到处理器互连环境中评估零和信号概念的象征性系统概念。
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构 为了模拟更加真实的应用环境，我们为三种信号架构分别创建了图4所示的仿真结构(代表与处理器节点的一个“片”相关的整个系统元件集，如上图3所示)。出于这些仿真的目的，我们假设与零和信号评估相关的突出系统功能对每个片来说应基本独立，因此只仿真了一个片。完整仿真的片如图4所示。这张详细的图描述了调整链路仿真架构的许多方面，今后还会经常被引用。基本环境由3个主构建模块组成：传送缓冲器，裸片上的电源分布网络(PDN)和无源印刷线路板(PWB)通道。随后的小节将介绍图4勾画出的整个链路结构的每个部分。 点击查看大图
图4：用于评估零和、差分和单端缓冲器配置及对并发开关噪声影响的仿真架构的一个“片”。(41122v2)
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：发送缓冲器 链路开始于一个用作推挽式串联源端接式(SST)输出缓冲器的晶体管模型，就跟许多串行器/解串器(SerDes)实现中使用的那样。这种发送器设计有一个50Ω的串联输出电阻，当无终端工作时具有0至1VDC的满摆幅，当端接一个匹配的50Ω阻抗时摆幅大约为0.25V至0.75VDC。选择这种缓冲器主要受以前经验的影响[16]，还因为需要高速能力来突出与频率有关的通道和PDN。 在大多数差分模式应用中，一般使用真正电流导引的差分缓冲器实现并发开关噪声(SSN)免疫。然而，为了就这次的比较研究提高三种架构下的一致性，使用了两个单端SST缓冲器拷贝来近似一个差分发送器。使用两个这样的缓冲器并不能保证获得用电流导引所能实现的传统SSN免疫性能，而且在差分情况下可能导致过度悲观的仿真结果。因此需要注意的是，这里描述的差分条件只是准差分性质，并不是所有从实用差分信号中获得的传统好处都得到了建模。然而，出于这些仿真研究目的，我们相邻这个缺点不是很重要。正如下面的仿真结果要表明的那样，仿真模式能够清晰地反映电流开关中的差异以及单端与差分信号最终SSN之间的差异，因此我们相信这里描述的零和结果是有效的。
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：片载无源电源分布 裸片上的I/O电源分布被建模为RLC网络，如图4左下方所示，旨在模拟FPGA或ASIC设计中的金属和电介质材料引起的寄生参数。用于这个仿真操作的无源RLC参数是用一系列简化有关片上几何与结构的假设进行估计的。例如，假设用于片上电源和地的金属带可以用传统传输线近似方法建模，因而得到：
表6：片上的PDN RLC参数定义。
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：印刷线路板 仿真架构中最有影响的元件也许是PWB过孔引脚片，因为它是造成信号环路电感的主要因素。引脚间距、长度和直径以及相互间的比例、信号和参考引脚的位置都会影响总的环路电感，并直接引起并发开关噪声(SSN)。图5显示了针对每种测试案例建模的过孔引脚片I/O和电源/地分布。虽然是在PWB过孔引脚片的背景下讨论的，但片上I/O和电源/地单元的MxN矩阵采用相同的组织版图。这种安排，特别是电源/地到信号的比例，基本上以Altera为Stratix IV FPGA提供的参考设计为依据。Altera设计中的复杂安排被更对称的方法进行了简化，因此引脚片很容易在三种架构间缩放，同时维护某种几何一致性。引脚间距假设为1mm，过孔长度被建模为100mil，每一种都是相对典型的现代ASIC或FPGA封装和PWB实现。每个信号、电源和地引脚通过过孔引脚片布线到I/O片，图4中的表格显示了每个的数量，图5则有进一步的说明。 需要注意的是，这些引脚输出没有必要针对最小可能SSN进行优化，特别是对差分实现而言。其它引脚输出可能会有更好的性能，但这种方法考虑了所有三种架构之间的一致性，以便得到可比的观察结果。 点击查看大图
图5：过孔引脚片分配描述了三种架构配置下的电源、地和信号分布。(41291)
表7：PWB链路参数范围值。
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：仿真激励和图案 并发开关噪声(SSN)也与图案有关，因为跨越片上的开关缓冲器图案影响局部di/dt。试图最大化di/dt的“最差情况”开关图案可以通过强制片内所有缓冲器同时改变到相同的高或低状态来实现。标称或“典型”的SE或DIFF图案是通过交叉27-1伪随机比特流(PRBS)种子创建的，这样信号边沿仍然是对齐的，但总线上任意时刻的1和0分布本质上更随机。 零和信号概念确保了总线上有相同数量的1和0，因此全局di/dt为0，但通过将总共36个缓冲器分布的每一半中的相同状态变化组成起来，可以在“最坏情况下”实现PDN上的局部应力。最后，使用随机选择的有效ZS代码字产生“典型的”ZS图案，如上面的编码技术章节介绍的那样。所有三种概念性架构下的每种“最坏情况”和“典型”图案在图6中有进一步描述。在仿真环境中，这些图案特征定义的理想源被用来激励图4所示节点‘i’的I/O单元。注意，在所有情况下，很多缓冲器上的各种图案时钟被设定是同步的(即所有缓冲器同时改变节点“i”的状态)。 点击查看大图
图6：用于SE、DIFF和ZS SSN仿真的图案激励描述和术语。
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真结果 这一节将总结用上述模型环境实现的零和、差分与单端信号的众多仿真研究结果。新思公司针对Linux开发的HSPICE版本C.2009.03.SP1用于所有时域仿真。由Mayo SPPDG公司开发的Matlab脚本用于捕获和测量相关的眼图统计数据。 标称仿真：眼图与电压纹波 评估三种架构的主要指标是在接收器输入端仿真/采样的垂直眼图开度。因此在这些仿真结果中没有全部考虑其它经典的眼图特性，如通常用眼图模板评估的抖动。在典型的高密度、单端并行总线应用中，SSN会很大，在信号眼图中的效果是看得见的。为了描述这些SSN和其它效果，图7给出了样本眼图仿真结果。本例中针对SE的缓冲器位置14、ZS矩阵与针对DIFF的缓冲器14/15是任意选择的。 如前所述，SST缓冲器的轨到轨电压摆幅标称值是0至1VDC。然而，在实际使用中缓冲器端接到VDD/2或0.5VDC。采用这种端接方法后，在端接电阻上测量到的每条单端链路的最大理想满电压摆幅是500mV。DIFF配置结果以差分测量形式报告，其中补码信号要从对内的真正信号中减去。在这种情况下，标称满摆幅眼图是单端标称值的两倍，或1VDC。注意图7的差分眼图开度中采用了2倍的垂直刻度。 点击查看大图
图7：16Gbps仿真中6个配置的每个配置的样本眼图。
图8：在16Gbps仿真中三种缓冲器配置和两种开关图案的垂直眼图开度总结。(41292)
图9：16Gbps仿真中三种缓冲器配置和两种开关图案下的VDD片上电源噪声。(41296)
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真变化：差值和总线大小 将可用的代码字限制为纯平衡(零和)代码在实际应用中可能太受限了。差值概念允许总线上的0和1数量之间存在一定程度的不平衡，详见工作原理部分。这使得从可能的2N完整清单可以得到更多的代码字，代价是不逐渐增加了SSN。当代码空间以这种方式变宽时，只需更少的线就能获得32个逻辑比特。例如，当差值为±2时，32个逻辑比特只需34根线，而在纯平衡编码中需要32个比特。零和I/O片和比特图案经过修改包含不同水平的差值，可显示用不平衡代码字增加代码空间与影响由于增加SSN引起的眼图开度之间的平衡。如图10左面板所示，增加差值会逐渐关闭眼图。如果代码字限制可以放松，低水平值是可以容忍的。值得注意的是，打开代码空间以允许±16的差值只要求32根线，进而导致未编码的字。然而，为了一致性，我们选择保持具有±16差值的34线例子。 同样，其它总线大小被认为是基线应用的另外变化。不像由36线组成的单条零和总线获得32个逻辑比特，2x20和4x12配置也进行了评估。每个同样获得32比特。当考虑这两种额外架构时似乎对眼图开度影响很小。 点击查看大图
图10：差值和总线大小对眼图开度的影响。(41293)
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真变化：数据速率 由于SSN是一个与频率有关的电源完整性问题，因此一般认为主要由于过孔引脚片和裸片上的PDN中的电感原因，单端信号性能将在接近1Gbps时开始下降。为了验证这个断言，发送数据速率从233Mbps逐步提高到16Gbps。这种扫描的结果见图11。对单端、“最差情况”配置来说，眼图在1Gbps和2Gbps之间约关闭了50%，而零和眼图的开度在整个频率扫描范围内与差分眼图保持一样(注意，出于比较测绘的目的，差分眼图测量砍了一半)。即使对数据速率低至1Gbps的应用来说，零和编码方法对SSN的负面影响相对传统单端信号也更加免疫。 点击查看大图
图11：数据速率对垂直眼图的影响。(41290)
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和信号总结 这份报告中介绍的仿真结果建议，当使用零和信号配置时，SSN免疫性在实际系统环境中是可以实现的。正如期望的那样，对称平衡宽数据总线上的1和0数量可以实现电流抵消，进而减少电压轨塌陷，改善接收器的垂直眼图开度。这种性能改善使用差分信号一般也能取得，但要付出2倍于单端方法的封装密度代价。零和信号能够实现良好的信号性能，而且引脚数量和布线方面的代价显著更小。 值得重提的是，上面执行的DIFF仿真是准差分的，其中没有使用真正电流导引的差分发送器。这样一种差分缓冲器可以产生更加乐观的垂直眼图开度。同样，用于局部电荷存储的显著更高的片上电容可以用来改善所有信号类型的结果。 虽然仿真结果表明，使用零和信号减少高速并行总线HPC应用中的SSN有很好的前途，但仍有几个问题需要考虑。例如，有效编码/解码机制的设计与实现对于将零和信号概念推进到物理现实来说非常重要。我们计划在未来出版物上报道这一主题。与传统系统架构的兼容(经常要求无直流和/或ECC编码)也很重要。 另外，我们提醒大家，图3所示的处理器到处理器象征性应用框图是概念性的，当然会有架构上的复杂性需要考虑。例如，在处理器到内存架构情况中，将定制编码的数据总线与商用存储器(如DDR2/3)集成在一起将遇到逻辑上的挑战。另外，由于零和信号默认在零和总线中的所有数据比特具有同步时钟，而最近的SerDes技术趋势恰恰相反(分开的SerDes通道经常同步于不同的PLL，因此不是同步的)，因此与未来高速I/O解决方案的兼容性还需要解决。 参考文献 [1] Tallini, L. G., and Bose, B.: "Balanced Codes With Parallel Encoding and Decoding." IEEE Transactions on Computers, 48(8):794-814 (August) 1999. [2] Tallini, L. G., and Bose, B.: “Design of Balanced and Constant Weight Codes for VLSI Systems.” IEEE Transactions on Computers, 47(5):556-572 (May) 1998. [3] Knuth, D.: “Efficient Balanced Codes.” IEEE Transactions on Information Theory, 32(1):51-53 (January) 1986. [4] Weber, J.H., and Immink, K.S.: “Knuth.s Balanced Codes Revisited.” IEEE Transactions on Information Theory, 56(4):1673-1679 (April) 2010. [5] Youn, J.Y., and Bose, B.: “Some Improved Encoding and Decoding Schemes for Balanced Codes.” Proceedings of 2000 Pacific Rim International Symposium on Dependable Computing, pp. 103-109, 2002. [6] Immink, K. S., and Weber, J.H.: "Very Efficient Balanced Codes." IEEE Journal on Selected Areas in Communications, 28(2):188-192 (February) 2010. [7] Al-Bassam, S., and Bose, B.: "Design of Efficient Error-correcting Balanced Codes." IEEE Transactions on Computers, 42(10):1261-1266 (October) 1993. [8] Hughes, A., and Fair, I .J.: "An Integrated Error Control and Constrained Sequence Code Based on Multimode Coding." Proceedings of the 3rd Annual Communication Networks and Services Research Conference, 2005, pp. 203- 208, Halifax, N.S., Canada, May 16-18, 2005. [9] van Tilborg, H., and Blaum, M.: "On Error-correcting Balanced Codes." IEEE Transactions on Information Theory, 35(5):1091-1095 (September) 1989. doi: 10.1109/18.42227 [10] Shi, H., Liu, G., and Liu, A.: “Analysis of FPGA Simultaneous Switching Noise in Three Domains: Time, Frequency, and Spectrum.” DesignCon 2006, Santa Clara, CA, February 2006. [11] Chen, C., Zhao, J., and Chen, Q.: “A Simulation Study of Simultaneous Switching Noise.” Proceedings of Electronic Components and Technology Conference, pp. 1102-1106, 2001. [12] Schmitt, R., Kim, J., Yuan, C., Feng, C., Kim, W., and Oh, D.: “Power Integrity Analysis of DDR2 Memory Systems During Simultaneous Switching Events.” DesignCon 2006, Santa Clara, CA, February 2006. [13] Smith, L.: “Simultaneous Switch Noise and Power Plane Bounce for CMOS Technology.” Proceedings of Electrical Performance and Electronic Packaging, pp. 163-166, 1999. [14] Huh, S., Swaminathan, M., and Keezer, D.: “Pseudo-balanced Signaling Using Power Transmission Lines for Parallel Links.” IEEE International Symposium on Electromagnetic Compatibility, pp. 871-876, 2011. [15] Lee, S., Jee, D., Suh, Y., Park, H., and Sim, J.: “A 8 GByte/s Transceiver with Current-balanced Pseudo-differential Signaling for Memory Interface.” IEEE Solid-State Circuits Conference, pp. 237-240, 2008. [16] Philpott, R., Humble, J., Kertis, R., Fritz, K., Gilbert, B., and Daniel, E.: “A 20 Gb/s SerDes Transmitter with Adjustable Source Impedance and 4-tap Feed-Forward Equalization in 65nm Bulk CMOS.” IEEE Custom Integrated Circuits Conference, pp. 623-626, 2008. 原文作者：Chad M. Smutzer、Robert W. Techentin、Michael J. Degerstrom、Barry K. Gilbert博士、Erik S. Daniel博士、Mayo Clinic
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