Cadence新设计工具加速High-Speed PCB时序收敛设计高达67%

Cadence宣布新版Allegro TimingVision Environment工具,加速High-Speed PCB时序收敛设计高达67%。 重点： Allegro PCB Designer中的TimingVision environment提供一种全新独特加速High-Speed PCB中时序收敛的设计环境。 自动交互式布线功能搭配TimingVision environment可加快复杂高速接口设计，例如在DDR3设计时，提高67%的设计效率 TimingVision可以与ASI（Sigrity）power-aware的SI工具结合，高效准确的进行仿真分析及改进，以确保设计满足各种接口规范 使用Cadence工具创建产品可以从IP到SoC设计，到封装设计，到PCB，到系统开发，这一系列过程中实现可预见性并且实现有效地控制成本 全球电子设计创新领先企业Cadence设计系统公司今天宣布其新版Allegro TimingVision environment加速高速接口设计高达67%。使用Cadence Allegro PCB Designer中的TimingVision environment，能大大缩短高速PCB接口设计周期，并确保接口信号满足时序要求。如今先进的主流协议，包括DDR3/DDR4、 PCI Express及SATA等协议，随着数据传输速率的提高及供电电压的降低，这个功能将越来越重要。 TimingVision environment 使用嵌入式时序引擎，用于分析整个接口结构和开发时序目标，以帮助设计人员直接在Layout时实现可视化的实时延迟及相位信息。这大大减少手动编辑及整体实现的时间。当结合Cadence Sigrity power-aware的SI分析工具，TimingVision environment能够快速分析及调整符合标准的接口设计，减少修复时序问题的时间。 TimingVision environment非常适用于任何高速接口的PCB，特别适用于PC、平板电脑、智能手机和云数据中心架构应用。其主要功能包括： TimingVision environment在设计画布编辑期间对有源信号和相关信号提供动态反馈 自动交互式相位调整（AiPT）对选定组的差分给予静态和动态的相位约束补偿 自动交互式延迟调整（AiDT）对选定组的信号，例如字节通道物理设计指定的传播延迟、相对传播延迟和总蚀刻长度约束给予补偿。 “使用这种新的Allegro技术可终结所有我们花费在布线和调整时间所遭受的挫折。对于我们团队所节省的所有时间可直接用于企业新项目的需求。”Pegatron计算机辅助工程副总监Sky Huang表示。 “Cadence处于独特的位置可解决从芯片到最终产品的所有高速IP实现和验证需求，”Cadence研发副总裁AJ Incorvaia表示，“引进TimingVision environment，PCB设计人员现在有了一个成熟和高效的解决方案以满足日益复杂的时序收敛的挑战。” TimingVision environment同自动交互式布线环境一起作为Allegro PCB High-Speed Option的一部分目前已经上市。 《电子技术设计》网站版权所有，谢绝转载