源同步时序协议在现代高速接口中发挥着关键的作用。本文将从时序角度来探讨不同类型的源同步协议以及它们所带来的时序收敛方面的挑战。
图1：源同步协议。
如图1所示，在正向源同步时序协议中，会发送一个时钟作为基准来对发送的数据进行采样。这可帮助接收器通过维持数据和输入时钟信号之间的偏置来避免亚稳态。
但在有些情况下，数据接收方必须发送一个时钟以供数据发送方作为依据来发送数据。大量的往返时间使得频率无法提高，正因如此，大多数发送方会随数据发送另一个时钟/选通以方便接收方采样。但是，发射器可通过两种方式发送数据，我们将在这里详细讨论。
图2：在下一边缘对延迟数据进行采样。
如图2所示，在这种情况下，发射器会先保持数据然后再发送。尽管对于收发器而言这种做法无关紧要，但实际上在物理实施中，需要花费大量工作才能在快速流程、高电压和降低延迟的温度条件下保持数据。或者，可以在完成所需数字相位偏移后，使用更快的时钟边缘来启动数据。
发射器会在通常称为输出保持(tHO)的时间段后开始更改数据。发射器被允许在达到通常称为数据有效输出(tDVO)的时间前更改数据。tDVO达不到时钟采样边缘，此后，数据将重新变为有效且稳定。tDVO–tHO通常被称为发射器的数据无效窗口，这是一部分可用的相移，允许更改数据。可用相移的剩余部分称为数据有效窗口。
请务必注意，通过保持数据，发射器已确保采样边缘位于有效窗口内。采样边缘前面的有效窗口部分被接收器用来匹配其捕获/采样触发器的建立时间，并被称为接收器的输入建立时间。采样边缘后面的有效窗口部分帮助匹配捕获触发器的保持检查时间，并被称为接收器的输入保持时间。因此，接收器必须对输入时钟执行最少的调动，并且使输入时钟的偏置与输入数据匹配。
图3：在下一边缘对偏置数据进行采样。
我们来看看图3中所示的其他可能性。发射器现在不再保持数据，而会将数据分散至发送给接收器的时钟。因此，数据在时钟边缘的两端发生偏置。考虑双倍数据速率(也称为双倍切换速率)的情况，如果接收器尝试在下一个边缘对该数据进行采样，请注意，tHO参数是负值，因此必须将数据延迟至少x(x＞tHO+保持检查时间)，才能将有效窗口发送至时钟边缘附近。这会增加很多缓冲区/中继器，并造成区域开销。最坏的情况是，在降低延迟的流程电压温度(PVT)条件下，每次推动x容限，增加延迟的PVT条件下都会推动3x-4x，这可能会再次将有效数据移出采样边缘。
图4：在相同边缘对偏置数据进行采样。
现在，我们来观察如果接收器尝试在相同边缘自行对数据进行采样，会发生什么情况，如图4中所示。这时，接收器拥有充足的保持时间来匹配其保持检查时间。但是，tDVO现在超过了建立检查时间，因此会发生建立违规现象，从而导致出现亚稳态。
图5：在相同移位边缘对偏置数据进行采样。
接收器现在必须制定一个策略来对时钟进行超过数据的延迟/移位，以将时钟推入有效窗口内，从而在移位时钟的两端留有足够的容限，满足图5中所示的建立和保持时间。有两种方法来执行该操作：
正常解决方案是使时钟相移90°，将其推入可用相移的中间位置，帮助接收器达到正输入建立时间和保持时间。但是，这说起来容易做起来难，因为输入时钟在设计上与其他时钟没有相位关系，必须部署同步结构来吸收亚稳态。还需要使用两倍频率的时钟来实现90°相移。可以根据数据有效窗口与时钟的偏差来探索45°或135°等其他相移容限的移位，但那可能需要更高频率的时钟。
或者，还可以通过在时钟路径中放置更多缓冲区/中继器，利用物理赝象来使用时钟。但是，这比架构解决方案更加复杂，因为这要求在所有流程、电压和温度条件下使用相同的最低移位量。同样，对于降低延迟的流程电压温度( PVT)中提供的任何移位x，增加延迟的PVT情况会出现3x-4x移位，如果数据有效窗口较小，这可能会让时钟边缘再次进入无效窗口，如果目标是较高频率的话，很有可能会发生这种情况。
因此，接收器必须选择轻者来对边缘偏置数据进行采样。如果发射器保持数据一段时间， 则两者都不必要，但这时，发射器必须面对一定的困难，即在声明的时间段内保持数据有效，即便是在降低延迟的PVT条件下也是如此。
当发射器设备不固定并且接收器需要计划处理输出延迟数据和边缘偏置数据时，这种问题比较严重。这种情况下，通常会将SoC连接至不同闪存设备，因为这两种闪存类型在市场中都有售。通过(供应商)公认机构或协会来实现规范标准化将帮助缩小问题，从而实现较高频率，将性能扩展至新的高度。
（作者：Babul Anunay、Amol Agarwal、Priya Khandelwal, 恩智浦(原飞思卡尔印度公司)）
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