1999年，胡正明教授在美国加州大学领导着一个由美国国防部高级研究计划局（DARPA）出资赞助的研究小组，当时他们的研究目标是CMOS技术如何拓展到 25nm及以下领域，显示有两种途径可以实现这种目的：一是立体型结构的FinFET晶体管，另外一种是基于SOI的超薄绝缘层上硅体技术 (UTB-SOI,也就是我们常说的FDSOI晶体管技术)。
体硅CMOS技术走到22nm之后，因为光刻技术所限，特征尺寸已很难继续微缩，急需革新技术来维持进一步发展。在众多的候选技术之中，FDSOI(Fully Depleted SOI，全耗尽SOI)技术极具竞争力。对于FDSOI晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善DIBL(Drain Induced Barrier Lowering，漏致势垒降低)等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，FDSOI晶体管无需沟道掺杂，可以避免RDF(Random Dopants Fluctuation，随机掺杂涨落)等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。
FD-SOI技术不仅能得到FinFET全耗尽晶体管带给平面传统技术的全部好处，而且还能实现后者无法达到的先进的负偏压（back bias）技术。
FD-SOI工艺可以将工作电压降低至大约0.6V，而相比之下Bulk CMOS工艺的最小极限值一般在0.9V左右。使用FDSOI的后向偏置技术可以提供更宽动态范围的性能，因此特别适合移动和消费级多媒体应用。
FD-SOI，SOI中位于顶层的硅层厚度会减薄至5-20nm，这样器件工作时栅极下面沟道位置下方的耗尽层便可充满整个硅薄膜层，如此便可消除在PD-SOI（PD为部分耗尽）中常见的浮体效应。
在部分耗尽型SOI结构中，SOI中顶层硅层的厚度为50-90nm，因此沟道下方的硅层中仅有部分被耗尽层占据，由此可导致电荷在耗尽层以下的电中性区域中累积，造成所谓的浮体效应。
1) 减少寄生电容,提高器件频率,与体硅相比SOI器件的频率提高20-35%
2) 由于减少寄生电容。降低漏电流,SOI器件的功耗下降35-70%
3) 消除了闩锁效应(Latch up 是指CMOS晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
4) 抑制衬底的脉冲电流干涉,减少软错误的发生
5) 与硅工艺相容，可减少13-20%工序
法国Soitec已实现FD-SOI晶园的高良率成熟量产，其300mm晶圆厂能够支持28nm、22nm及更为先进的节点上大规模采用FD-SOI技术。如今，全球有三家位于三大洲的公司能够供应FD-SOI晶圆，包括法国Soitec、日本信越半导体(SHE)、美国SunEdison。这三家公司均采用了行业标准的SOI晶园制造技术，智能剥离（Smart Cut™）。
FD-SOI技术的生态系统发展正在几个方面逐步展开。三星及格罗方德——全球四大半导体代工厂中的两家——已经宣布计划量产并采用FD-SOI晶圆进行多项试产(即tape-out，指硅芯片从设计到制造的这一步骤)。FD-SOI的设计生态系统也在持续壮大之中，并且在28nm和22nm的工艺节点上进展尤为迅猛。众多电子设计自动化(EDA)公司正积极研发与FD-SOI相关的IP。目前已有多家IC设计厂商公开表示全面拥抱这项技术，其中一些宣布将在未来的开发路线图中采用FD-SOI技术。
采用FD-SOI的功耗更低，成本更少。比如索尼新一代的智能手表中的GPS，目前市场上最优秀的GPS产品功耗大概在10mW，而使用FD-SOI技术制作的芯片功耗能达到1mW，功耗降低10倍。”
一种新的工艺技术离不开生态系统的支持，实际上，FD-SOI生态系统已经在逐渐成形，围绕FD-SOI工艺，已经形成了工艺研究、晶圆、IP、代工厂、IC设计服务公司、IC设计公司的产业链。法国Soitec,日本信越)等号称可以提供每月超过10万片SOI晶圆的产能，除FDSOI已在意法半导体量产外，Global Foundries已与意法半导体签约有意导入FD-SOI工艺。
其中ARM的支持显得格外重要，因为ARM大多情况下都是在场边观战等待最终定局，业界认为“只要ARM出声，表示晶片已经就绪了。
ARM认为，22nm FD-SOI可让你的性能提高一倍，并改善10倍的漏电问题。很显然地，这相当具有说服力。”ARM实体设计部门总经理Will Abbey表示，“ARM的Cortex A32与A35核心具备低功率与高效能懮势，能够适当地为功率敏感的IoT应用进行反向闸极偏置，显然是FD-SOI的理想方案。”
FDSOI可以广泛应用在超低功耗要求领域，移动通讯、CPU、ADC、RFIC及超低电压数字电路等。
比较FD SOI及finFET可能是困难的，它们缺乏比较的基线。然而目前在先进工艺制程中finFET技术占优也不用怀疑，因为英特尔，台积电，包括三星都在采用finFET技术，己经进入10纳米量产，台积电己声称7纳米今年试产，确保明年量产。而三星更为积极，声称它的7纳米处理器芯片今年底有可能提前量产。业界老大英特尔始终不慌忙，声称2018年它的10纳米PC处理器芯片量产,并声称它的10纳米水平相等于台积电，三星的7纳米。而目前见到的FD SOI技术,仅STMicron开始产出22纳米的FD SOI芯片。
为什么会出现这样的情况，能否表示FD SOI技术的不足？答案可能是不一样。
任何一项技术的釆用是由市场决定的，如分析FD SOI技术在高频,低功耗,抗静电等方面有明显的优势，为什么fabless不采用它？。
由于SOI硅片的成本太高,目前8英寸的SOI硅片每片要300-400美元,而通常的体硅片每片才30-40美元，相差十倍。因此估计SOI代工硅片价格应该在每片1000美元左右，而统计中国的代工厂,它们的8英寸硅片平均代工价格在每片约400美元。因此,只有如RFIC等特定用途才会采用SOI代工。另一方面是代工硅片的数量越多,价格才能降下来,再有由于finFET技术广泛被采用,它的产业链完善，如IP,第三方IP技术等,而相对SOI的产业链尚在逐步完善之中,被fabless采用,它的使用不如finFET方便。
尽管见到IBS公司有分析FD SOI与finFET的成本报告，计算下来FD SOI成本可能更低，但是目前SOI技术关键是缺乏如同finFET一样，有一个同等数量的市场。
所以，FDSOI与finFET技术是各有各的应用场合，那些确有低功耗等需要的应用,采用FD SOI技术也是合乎情理。所以FD SOI技术需要有一个市场的培育过程。
业界有人认为未来可能是40-28纳米的FD SOI技术与14,纳米及10纳米的finFET技术会共存一段相当长时间。最终在7纳米及以下时SOI也将从2D发展到3D，即发展为SOI FinFET工艺。表明SOI与FinFET技术可谓殊途同归！所以两种工艺并非是完全对立的技术。
中国半导体业处在一个特殊的环境中，为了自强自立,显然也需要发展SOI技术,这一点是无疑的。
中国半导体业界经常议论“要实现弯道超车”，然而“弯道”在那里？可能有时并不太清楚。而FDSOI技术可能是其中最为靠谱的技术之一。
但是中国半导体业要涉足FDSOI，必须跨过三座大山，面临的困难也不少。
分析FDSOI技术的现状，中国要进入SOI领域必须要跨过SOI晶园的自制，而且价格一定要降，IC设计公司的采用，以及代工厂的加工，并且三个方面必须能联动起来，逐步把SOI的生态产业链完善。
其中十分重要的是它不可能仅用钱解决一切，必须要扎扎实实地解决SOI产业链中的每一个环节，并下功夫去突破,这可能是最困难的问题所在。显然现阶段市场的需求量可能是个关键因素，仅是RF前端IC等采用。所以对于SOI产业链的发展首先需要政府部门牵头，制定规划,并引导与资金支持，目前阶段尚不可能单纯依靠市场能解决所有问题。
目前中国的FDSOI技术尚没有实现规模化量产阶段，国内的IC设计公司可能尚处在多任务硅片MPW的设计验证阶段。据传中芯国际,及华虹宏力的SOI代工能力都己具备。因此国内自主生产SOI硅片及让更多的fabless公司采用SOI技术是个首要任务。
2016年3月上海硅产业投资有限公司和Soitec推进合作，并投资入股14.5%。据透露，在合作达成之后，中方的IC设计厂商能够通过格罗方德和三星的代工厂来获得使用FD-SOI技术，同时Soitec承诺如果未来中国大规模采用了这个技术，需要多少晶圆都可以提供。“除了销售产品的合作，在研发和生态系统建设方面也将展开合作。”
中国半导体业发展可能关键不在于方向在那里？而是确定方向之后，如何踏实去干,去解决一个一个难题。任何进步没有捷径，其中骨干企业的责任尤为重要。
（作者：莫大康，亲历50年中国半导体产业发展历程的著名学者、行业评论家。）
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