动态随机存取内存(DRAM)的最大优势是很小的布局面积，尤其是1T1C DRAM单元可达到最小的布局面积，其硬件电路相对于静态随机存取内存(SRAM)则有较复杂的控制电路、存取电路以及更新电路，它的半导体制程技术在使用深沟电容之后就不再是标准的制程技术所能生产的芯片。当半导体制程技术逐渐微缩之后，深沟电容也逐渐难以制作，然而这时又有新的鳍式(FinFET)电容以及新的制程技术。
DRAM的技术瓶颈在于晶体管的泄漏电流并未随着半导体制程技术的微缩而减小，电容器会受到直接穿隧电流的因素而难以微缩，而且电容值也难以增加。因此，本文将会针对DRAM的未来发展提出新的制作技术、控制技术以及存取技术，以补偿晶体管的泄漏电流以及电容器的直接穿隧电流。
图1(a)样本是一个2×2 1T1C DRAM单元数组，该数组有2条字组线(WL)以及2条位线(BL)，总共4个DRAM单元。目前的存取技术在对电容器C01进行读取时会将数据讯号BL00当成‘+BL’，以及将数据讯号BL10当成‘-BL’，然后进行预充电，这将会使得导线BL00与BL10的电压值维持在1/2Vdd；在预充电完成之后则使得控制讯号WL0导通晶体管M01，并且控制讯号WL1截止晶体管M11；接着，经由差动放大器增强讯号以及进行回写(rewrite)；最后则是导通读取信道来获得数据讯号BL00的电压值。
由于目前的存取技术是在进行预充电之后将‘-BL’当成‘+BL’的参考电压，然后用来判断电容器C01的电压值所对应的数据值，相对地，也会将‘+BL’当成‘-BL’的参考电压，然后用来判断电容器C11的电压值所对应的数据值。因此，目前的存取电路会增加一倍的讯号连接点来完成差动讯号的侦测动作。
图1(b)的样本用来表示1T1C DRAM单元具有1条泄漏电流路径，DRAM单元的晶体管在汲极(Drain)与源极(Source)之间会有泄漏电流，其中，BL讯号会耦接至提供上拉电流的PMOS，也会耦接至提供下拉电流的NMOS，就算是在未进行存取的保持期间也存在上拉泄漏电流以及下拉泄漏电流。上拉泄漏电流会经由DRAM单元的晶体管而对电容器进行微量充电，下拉泄漏电流会经由DRAM单元的晶体管而对电容器进行微量放电。因此，被写入数据值为‘0’的电容器就会逐渐趋近1/2Vdd，被写入数据值为‘1’的电容器也会逐渐趋近1/2Vdd，这样的结论就是能够判断储存状态的电压阈值会随着储存时间而减小，而且最长的更新时间可由简略的数学式来表示：
1/2Vdd×RC
透过图1(a)可解释晶体管的泄漏电流如何影响电容器的充电与放电，并且在每一次完成存取之后将会减短理想化的更新时间。当处理器要从内存的‘第0地址’(address 0)读取数据时，DRAM芯片的控制电路会先进行预充电，将‘+BL’以及‘-BL’维持在1/2Vdd，这时，晶体管M01与M11的泄漏电流会对电容器C01与C11进行较强的充电或放电，目标电压就是1/2Vdd。因此，在预充电的期间内会影响电容器的电压值。
接着，DRAM芯片的控制电路会使得控制讯号WL0导通晶体管M01，并且控制讯号WL1截止晶体管M11；这时，晶体管M11的泄漏电流会对电容器C11进行较微弱的充电或放电。当DRAM芯片的控制电路进行回写之时，晶体管M11的泄漏电流会对电容器C11进行较强的充电或放电。以上的操作流程是获得第0地址的数据值，所以，更新时间会随着存取操作的次数而减短，可使用简略的数学式来表示：
1/2Vdd×RC-[(Precharge time)+(Access time)+(Rewrite time)]
使用高介电常数的绝缘体来制作电容器就可以忽略直接穿透电流的影响，并且在1T1C DRAM单元之中，影响最大的是晶体管的泄漏电流，除此之外，在汲极与基极(Bulk)之间还会有二极管的逆向电流，当温度逐渐增高之时也会逐渐增加逆向电流。
经由上述的技术分析得知DRAM的技术瓶颈在于制程技术的微缩、控制技术的复杂度、存取技术的低效率，以及更新时间的缩短，当然还有预充电所造成的延迟时间。
图1：(a)1T1C DRAM单元数组；(b)DRAM单元的泄漏电流路径
图2提供的样本是8×8 1T1C DRAM单元数组，该数组有8条字组线以及8条位线，总共64个DRAM单元；其中省略了WL2至WL6以及BL2至BL6。图2与图1(a)的最大差异就是未将位线当成‘+BL’以及‘-BL’，因此，存取电路的导线可以减少一半的讯号连接点，这样就可以降低电路布局的复杂度，当然也会减少讯号干扰。
在解释图2的操作流程之前，必须先了解不同于使用1/2Vdd判断储存状态的存取技术，请先参考图3，这是对1T1C DRAM单元的电容器进行判断储存状态的示意图。在写入期间，当晶体管M01导通之后，位线BL0就会立刻对电容器C01进行充电或放电，然后会截止晶体管M01。DRAM单元的电压Vcell在进行任何存取动作之前，如果在充电时处于高电压的电容器将会逐渐放电，而在放电时处于低电压的电容器将会经由控制技术来抑制充电。
而在读取期间，当晶体管M01导通后，处于低电压的电容器不会对位线BL0进行放电，或者止于微弱的放电现象，而处于高电压的电容器就会对位线BL0进行放电，这时就要有一种准位鉴别电路来判断电压值的大小，然后将低电压的数据值视为‘0’，将高电压的数据值视为‘1’；其中，准位鉴别电路的讯号噪声比以及电压增益将可决定判断数据值的准确度以及更新时间，最长的更新时间可由数学式来表示：
[Vdd-(discerning voltage)]×RC
其中，鉴别电压(discerning voltage)受限于准位鉴别电路的总效益。
新的控制技术以及存取技术由以下的操作流程来完成：在写入时，DRAM控制电路会先导通晶体管M01至晶体管M08，然后将位线BL0至BL7的电压值写入电容器C01至二极管D08，最后截止晶体管M01至M08。在读取时，DRAM控制电路会先将位线BL0至BL7的电压值降到低电压，然后导通晶体管M01至M08，此时，电容器C01至二极管D08会对位线BL0至BL7进行放电，紧接着，存取电路会判断数据值，并且直接进行回写，最后截止晶体管M01至M08。其中，DRAM控制电路会抑制电容器的电压值。从上述的操作流程而得知更新时间会受到存取操作以及控制操作而减短，可使用数学式来表示：
[Vdd-(discerning voltage)]×RC-[(Control time)+(Access time)]
经由上述的技术分析而能得知新的技术可以降低控制技术的复杂度、提高存取技术的效率、以及延长更新时间，还有减短潜伏时间。
图2：1T1C/1T1D DRAM单元数组
图3：充电、放电与保持电流的单元电压波形
在CMOS制程技术、金属导线与硅基板之间的等效电路包含许多电容器，所以，目前的DRAM单元是使用预充电来保持图1(a)所示的位线BL00与BL10的电压平衡，然后使用差动放大器来侦测‘+BL’与‘-BL’之间的差动电压值。图1(a)的内存数组架构配合上述的控制流程就会产生延迟，造成存取效率难以提升，导致现今的高速处理器必须增加高速缓存来补偿。
图2的内存数组架构已经舍弃双位线的差动侦测，又从图3的电压波形示意图来看，放电之后的单元电压值要维持在低电压，如果等待电压值被拉升至1/2Vdd之后则难以在短时间之内降低至低电压；再者，当低电压的储存状态被逐渐拉升至1/2Vdd之时，高电压的储存状态也会被逐渐降低至1/2Vdd，这时已经难以回复单元的储存状态。所以，图2的内存数组架构必须配合新的控制流程以维持单元的储存状态，并且减短潜伏时间，进而提升存取效率。
图4是单元电压波形图，当低电压的储存状态被拉升至保持电压Vhold时，控制电路会抑制电容器的电压值，在抑制后就会回到低电压的储存状态，然后就是如此反复动作；上述的动作流程即为「主动保持」(Active Hold)。图5是用来解释如何实现主动保持的电路方块图。图1(a)经由预充电保持位线的电压平衡，新的控制技术随时保持位线的电压平衡，如此的方法像是将预充电的时间分散开来。
图5的字组线WL0至WLn在此定义成一般的寻址空间，字组线WLh在此定义成特殊的寻址空间，用于侦测单元电压是否到达保持电压；这样的定义也表示一般的寻址空间用来储存用户数据，特殊的寻址空间则用于储存系统数据。位线BL0至BL7随着数据宽度而设计，在此假定其数据宽度是8位；位线会连接许多单元，这些单元的数量与一般寻址空间的尺寸相同，每一颗晶体管的泄漏电流会流过与其相连的各条位线，因此每一条位线的电压皆会受到储存状态的影响，所以，每一条位线皆要有各自的侦测电路以及控制电路来维持每一条位线的电压。
除此之外，DRAM芯片在启动或首次对某一区块进行写入前，要先对特殊的寻址空间写入初始值，之后也要根据实际的工作状态来设定特殊的寻址空间；其中，WLh的寻址空间不必使用地址讯号，而是使用额外的控制讯号以控制WLh。如果位线被维持在高电压，晶体管的泄漏电流就会对电容器进行充电，反之，位线被维持在低电压，晶体管的泄漏电流就会对电容器进行放电，因而可取其折衷之道；图1(b)表示的泄漏电流路径会拉升位线的电压值，那么侦测电路所要产生的触发讯号就必须等到低电压的储存状态被拉升至保持电压时，紧接着，控制电路会收到这触发讯号，然后降低位线的电压值。根据上述的原理，「保持侦测器及控制器」的电路方块图就在输入端接收位于特殊的寻址空间的单元电压值，其输出端则连接位线。
图5显示用于侦测侦测单元电压的特殊寻址空间是被安排到一般寻址空间的尾端，这样的绕线方法是考虑到电路布局的讯号特性。在进行电路布局时，位线的电压驱动器是在一般寻址空间的头端，于是靠近电压驱动器的内存单元会受到较为强壮又剧烈的起伏变化，到了一般寻址空间的尾端，金属导线与硅基板之间的等效电容器会缓和剧烈的变化，所以保持侦测器可以接收到较平缓的单元电压值；再者，当控制电路进行动作时，保持侦测器不会对于正在下降之中的电压值产生误动作。
图4：保持电压的单元电压波形
图5：1T1C DRAM单元数组的主动保持
有鉴于半导体制程技术的微缩导致电容器难以制作、晶体管的泄漏电流也无法减小，本文在此提出新的对策，以减缓制程技术带来的冲击。由于电容器在微缩后就要考虑直接穿隧电流，而且也可能使用特殊的制程技术，这时就可以考虑使用二极管来取代电容器，因为晶体管以及二极管皆是在半导体制程中的基本组件。
图2的晶体管M08连接二极管D08，其中，晶体管与二极管皆可由标准的CMOS制程技术制造。二极管的实体特性是在逆向偏压时产生空乏电容，其等效电路就是电容器；再者，制程技术微缩也会减少二极管的逆向电流；虽然二极管的布局面积可能大于深沟电容或鳍式电容，但可直接使用标准的CMOS制程技术来降低制造成本。在考虑到电容器的直接穿隧电流以及二极管的逆向电流后，DRAM单元的电容器与二极管更易于受到本体的放电现象影响，从而维持在低电压，由此可知，半导体制程技术的微缩对于本文提出的控制技术与存取技术将会更加有利。
根据《IJMECE》期刊发表的‘Proposed Concept of Extending 8x8 4t1d Non-Volatile DRAMCell in 0.18um Technology’一文，作者Teena Susan Joseph提出1T1D DRAM单元电路图，其中，二极管供应顺向偏压以形成扩散电容，而其等效电路也是电容器，并且大于二极管的空乏电容，但仍存在导通电压与顺向电流，所以二极管的扩散电容并没有储存电荷的效益。
图2的晶体管可以使用高阈值电压的晶体管形式减少泄漏电流，以及延长更新时间；再者，针对高阈值电压的晶体管M01/M08使用较高的电压来导通NMOS，可以使电容器C01或二极管D08充电到达接近标准电压值，因此可以再次延长更新时间。例如，正常阈值电压的NMOS，其闸极电压是1伏特(V)，高阈值电压的NMOS，其闸极电压是2V；此时，DRAM控制电路的晶体管使用正常阈电压的CMOS，DRAM单元的晶体管使用高阈值电压的NMOS，连接晶体管M01/M08的闸极驱动器则使用高阈值电压的CMOS，而且供应电压为2V，于是电容器C01或二极管D08可充电到达接近1V，再者，高阈值电压的晶体管M01/M08具有更小的泄漏电流，所以可以延长更新时间。
图6是使用标准CMOS制程技术实现的1T1D DRAM单元结构图，图6(a)的实体结构图显示正常阈值电压的NMOS与二极管的连接结构，图6(b)的实体结构图显示高阈值电压的NMOS与二极管的连接结构。其中，图6(a)的二极管经由金属导线连接到NMOS的汲极，而在图6(b)则将NMOS的汲极直接置换成二极管的实体结构，如此可节省DRAM单元的布局面积，并且减少绕线的金属层，同时在保持期间额外形成1颗电容器。
图6：1T1D DRAM单元的双阱结构
1T1C DRAM单元的布局面积是目前各种内存组件所难以达成的整合密度，再加上与CMOS制程技术的关联性，因此具有制造成本的优势。根据IEEE期刊的一篇文章指出，4T SRAM单元的布局面积相对于1T1C DRAM单元趋近于4倍，即SRAM单元要微缩4倍才会接近DRAM单元的整合密度；再者，微缩后的良率以及制造成本也要能优于DRAM单元，才有与之匹敌的产品优势。另外，新的内存组件也在角逐1T1C DRAM单元的产品地位，如果DRAM单元的控制技术与存取技术无法实现跳跃式的进步，那么在半导体制程技术的微缩下也可能被SRAM或其他新的内存技术取而代之。
本文作者：汤朝景，曾任职经济部智慧财产局专利审查委员，近年来发表多篇与内存技术相关论文
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