工程师们开始伤脑筋他们愿意为PCI Express 4.0与5.0的新速度付出多少代价──还有谁可以赚到钱？最终应该会是那些采用高级材料的板卡制造商、复位时器(retimers)芯片制造商，以及新种类通道的连接器、缆线制造商，还有支持新机构设计的工具供应商。
Hewlett Packard Enterprise互连技术专家Michael Krause表示：“速度得用金钱来换，因此我们在迈向更高信号速率的同时，会看到有多少人愿意为此付出代价，以及他们会怎么做。”好消息是，PCIe将按照时程在明年4月完成5.0版的批准，将提供高达32GT/s (giga-transfers/second)的速率；这距离16 GT/s速率的4.0版PCIe问世还不到两年。
加速PCIe发展蓝图的主要推手是云端运算需求；而PCIe以往是每3~4年，甚至是7年会将数据传输速率提升一倍。数据中心网络需要更快的速度以过渡至400Gbit以太网络，而数量越来越庞大的深度学习加速器，也感觉它们需要更高速度。
追求更高速度的一个大折衷是，信号传输距离没办法像现有的设计那么长。在PCIe 1.0的时代，在主流FR4板卡(编按：玻璃纤维环氧树脂铜箔基板)走在线的信号传输距离最长有20吋，甚至可穿过两个连接器；PCIe 4.0高速信号在没有穿过任何连接器的情况下，还走不到1呎(编按：12吋)就会逐渐消失。
因此系统制造商正试图节省成本来升级板卡与连接器、添加芯片以放大信号，或是重新设计产品让外观看起来更精巧的成本。
举例来说，完整16线路PCIe 4.0板卡需要的复位时器芯片成本约15~25美元──还得看你找不找得到。要将配接卡升级成Megtron-2高级基板(编按：高耐热多层基板)，大概只要花1美元左右，但是该种材料仍然相对耗损较大；但是大型服务器主板若要升级Megtron-4或Megtron-6板卡，成本会超过100美元。
Krause表示：“数据中心会为了PCIe 4.0采用Megtron-4板卡，大概增加10美元左右成本──但可能还是会需要复位时器；到了5.0规格，人们不但得衡量是否采用更高成本的板卡材料与复位时器，甚至得考虑改用高速传输电缆。”
现在PCI SIG两年内就把互连规格的数据传输速率提升一倍 （来源：PCI SIG）
在3年前就投入4.0产品开发的PCIe控制器核心设计业者PLDA Inc.首席执行官Arnaud Schleich则认为情况可能会更糟，PCIe 4.0信号传输距离只有3~4吋，“我们不能用FR4板卡，我们需要改用Megtron-6，这对我来说非常明确；如果你要达到更长距离，需要使用复位时器，这是有点昂贵而且棘手的问题。”
Schleich补充指出：“我们在PCIe 4.0使用、也预期5.0会继续采用的是Twinax双芯同轴高速传输电缆以及Firefly连接器，成本比起复位时器低得多，可以达到你想要的任何距离，而且延迟表现也非常好。”
确实如此，Krause指出：“市场对于采用电缆的兴趣一直很高…为了善用板卡上的每一寸空间利用电缆可以在同样的功率与耗损预算内达到10吋传输距离，但利用电缆得付出的代价是绕线以及连接器。”
改用全新的机构设计？
而工程师们一个更大的转变是开始讨论采用全新机构设计，现有的PCIe机构已经在产业界存在将近18年，有人说是改变的时候了；但这方面的改变速度会十分缓慢而且痛苦，因为市场上的PCIe板卡产品百百种，还有数以百万计的插槽。
互连技术产业组织GenZ 已经开始探索全新的设计，要将连接器再向处理器靠近16mm；Krause表示：“如此你能在16 GT/s下恢复4dB的耗损，在32GT/s下则可达8dB耗损──这会有所不同。”
他指出：“我们才刚开始倡导新的外观设计与新的连接器，我预期还是会有很多人坚持采用他们已知的规格，宁愿在新的板卡材料与复位时器上花钱；我不认为人们会很快改变连接器机构，但PCIe 4.0或5.0可能会成为某些设计的拦截点。”
拥有超过700家成员、负责订定PCIe规格标准的PCI工作小组(PCI SIG)，预期会在几个月内提出因应传输距离问题的一些想法；该组织预期在10月份完成PCIe 5.0标准的0.9版，这是一个重大议题。PCI SIG总裁Al Yanes表示：“我们正在进行通道的分析与仿真，还未确定最终的传输距离，但这会是主要焦点。”
Yanes表示，PCIe 4.0支持各种应用的FR4板卡，但达到最长传输距离需要有复位时器；而5.0版规格是否需要全面汰换FR4板卡？对此他表示：“这仍在讨论中…有部份主板可能只有一两个5.0插槽或是触点。”
很多设计工程师还在等待来自英特尔(Intel)的新服务器参考设计，要看x86龙头老大如何处理第一款4.0设计；PLDA的Schleich表示：“4.0规格还未完全成熟，全部的解决方案还未完整发表。”在此同时，他已经有三家客户有32 GT/s的5.0版规格互连需求，包括一家储存厂商，一家测试业者，还有多核心AI加速器供应商。
Schleich指出，高速设计为信号完整性带来压力：“我们大多数的客户会寻求这方面的支持，甚至是我们正在设计的是数字控制器。”
（原文发表于ASPENCORE旗下EDN姐妹媒体EETimes，原文：Costs Dog PCIe Speed Gains，Judith Cheng编译）
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