5G无线接收器需要中等的分辨率和速度，将SAR ADC与容性DAC耦合，是实现其高能效转换的常用方法。结合流水线、交错和数字校准等技术，混合ADC方案已经证明可以达到12位ENOB（有效位数）的精度，以及数百MHz的速度。凭借这些特性，这类ADC可以满足5G应用所需的高吞吐量要求。
ADC本身非常节能，它对周围的电路也有严格的限制，特别是在参考电压方面。实际上，DAC跟信号相关的供电就来自参考电压，这是实现容性DAC的所有逐次逼近寄存器（SAR）型ADC所共有的特性。如果不采取措施稳定此参考电压，就会产生与信号相关的参考电压调制，在ADC输出端出现谐波失真。
传统的解决方案包括增加更多的片上去耦电容或高速参考缓冲器，但这样的代价是面积和/或功耗增加。
由参考电压提供的与信号相关的充电完全是由特定DAC拓扑确定的。因此，它是可预测的，并且参考电压也可以通过相互抵消的办法稳定下来，即用另一个跟信号相关的充电来抵消这个信号相关的充电，以此消除参考电压上的纹波。Imec通过在交错流水线的SAR ADC中使用辅助DAC，成功实现了这种参考电压稳定技术。
图1：稳定容性参考电压的基本原理。
图1显示了这种稳定技术的基本概念。当输入信号被采样到主DAC时，参考电压也被采样到参考电容Cref上，同时辅助DAC Caux被放电（步骤1）。当主DAC根据代码B1切换以产生残留时，辅助DAC的单元（数量由代码决定）也连接到参考节点（步骤2）。通过为每个代码B1选择适当大小的Caux，可以使主DAC和辅助DAC的充电量保持恒定。参考电压会下降，但跟信号无关了。
最后，主DAC重置到其初始状态，这一操作也会从参考电压中汲取跟信号相关的充电。通过对第二个辅助DAC Creset使用相同的稳压技术，第二个参考压降也变得与信号无关了（步骤3）。参考缓冲器现在只需要以恒定的电荷量为Cref再充电，就极大地缓解了其带宽需求。
图2是两个交错、流水线SAR ADC的示意图，它们实现了上面所讨论的稳定技术。在这种架构中，最关键的是第一阶段产生的最后残留。因此，只有当残留是由主DAC产生时，才能应用这样的稳定技术。该DAC使用2个子DAC来保证正、负输入范围，这不但减少了开关能量，也导致代码B1非线性映射到辅助DAC Caux的右侧设置，这是消除信号对主DAC充电的影响所必需的。
6位代码B1由一个低精度的小SAR量化器确定，它仅需要6位线性度，因此不会对其参考电压有严格的要求。查找表（LUT）将代码B1映射到辅助DAC的右侧设置。然后，主DAC切换，将辅助DAC Caux连接到参考节点。在残留放大后，主DAC复位，辅助DAC Creset连接到参考节点，如上所述。通过第二阶段进一步量化放大残留，以达到14位的整体量化级别。
图2：两个交错、流水线SAR ADC的示意图。
LUT与低精度SAR量化器同时寻址，以大大缩短关键时序路径。为了填充LUT，一个内置偏移比较器将最终参考电压与标称值Vref0进行比较，并根据代码B1用校准引擎来调整Caux设置。Creset的设置可以很好地通过分段线性解码器来近似。
图3：芯片显微照片。
测试芯片采用16nm FinFET工艺制造。其核心区域面积为350×325μm2，其中16％用于参考稳定方案，包括50pF的Cref。用容性稳定技术实现的谐波失真降低可以测量出来，如图4所示。在高速运行时，Caux和Creset都能显著改善SFDR（无杂散动态范围），将杂散抑制在80 dBFS以下。在303 MS/s时，低频和奈奎斯特输入的SNDR（信噪加失真比）分别为64.0dB和69.3dB。其功耗仅3.6 mW，如图5所示。
图4：辅助DAC可以降低杂散。
图5：不同先进架构的ADC比较。
这些结果表明，SAR ADC中的DAC切换会引起跟信号相关的参考电压下降，通过使用辅助DAC可以消除它，从而实现参考电压的稳定。若DAC复位时也应用这一稳定技术，参考节点的负载可以与信号无关，这就大大降低了对参考缓冲器和/或片上去耦电容的要求。
本文为《电子技术设计》2019年1月刊杂志文章。
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