十多年来，电源行业广泛应用LLC串联谐振变换器（LLC-SRC）作为低成本、高效率的隔离电源级。如图1所示，LLC-SRC带有两个谐振电感（两个“L”：Lm和Lr）和一个谐振电容（一个“C”：Cr）。LLC-SRC具有软开关特性，无需复杂的控制方案。这一软开关特性可以使用额定电压较低的元件，并且可以提供很高的转换效率。其简单的控制方案，即具有50％固定占空比的可变频率调制，仅需较低的控制器成本，比用于其它软开关拓扑的控制器（如相移全桥变换器）更具优势。
图1：LLC-SRC原理图。
尽管LLC-SRC可以实现比硬开关反激式和正激式变换器高得多的效率，但如果想要实现最佳效率，仍然存在一些设计挑战。首先，在LLC-SRC设计中，两个谐振电感的比率（Lm-to-Lr）要小于10，以便可控范围足够宽。同时，还需要Lm具有很大的电感来降低循环电流，这意味着你需要有较大的Lr电感才能保持较低的谐振电感比。
值得注意的是，串联谐振电感器Lr中的电流完全是交流的没有任何直流成分，这意味着很高的磁通密度变化（ΔB高）。高ΔB意味着AC相关的电感损耗也较大。如果电感缠绕在铁氧体磁芯上，则磁芯气隙附近的边缘效应会导致较高的绕组损耗。
Lr电感大表明匝数更多并且AC绕组损耗更高。因此许多LLC-SRC设计在谐振电感中采用铁粉磁芯，这样可在绕组损耗和磁芯损耗之间取得折衷。尽管如此，高ΔB也会在谐振电感上产生相当大的损耗，要么是绕组损耗大，要么磁芯损耗大。
LLC-SRC设计的第二个挑战是如何最佳地优化同步整流器（SR）控制。LLC-SRC整流器电流导通时序取决于负载状态和开关频率。LLC-SRC SR控制最有前景的方法是感测SR场效应晶体管（FET）漏源极电压(VDS)，并在VDS低于或高于某一水平时打开和关闭SR。VDS感测方法需要毫伏级精度，因此只能通过IC实现。由于电流馈电容性负载输出配置问题，自驱动或其它低成本SR控制方案不适用于LLC-SRC。因此，LLC-SRC SR控制器电路的成本通常高于其它拓扑。
为了解决这两个问题，即高电感损耗和SR控制，同时仍能充分利用谐振变换器的大部分优势，我们考虑使用一种改进的CLL多谐振变换器（CLL-MRC），如图2所示。
图2：修改后的CLL-MRC原理图。
CLL-SRC所有三个谐振元件（一个电容和两个电感）都位于输入端，修改后的CLL-MRC将一个电感从输入端移到输出端，并将电感放置在整流器Lo之后，如图2所示。这种修改允许谐振电感带有直流电流成分，这意味着ΔB更低，磁损耗也可能更低。
将电感移至输出端，输出配置也从电流馈电容性负载配置变为电压馈电感性负载配置。电压馈电感性负载配置可实现低成本SR控制方案，因为您可以使用电感电压提供感测信号。
图3示出了修改后的CLL-MRC工作波形，其中fsw是变换器开关频率，fr1={2π[Cr(Lr1//Lr2)]0.5}-1是两个谐振频率之一。当fsw低于fr1时，输出绕组电流在开关周期结束前降至零，就像LLC-SRC中的输出绕组电流一样。现在输出端有一个电感，简单的电容和电阻组合可以感测输出电感的电压。每次发生大的电压变化(dV/dt)时，就是打开或关闭SR的时间。因此，SR控制方案的成本低于VDS感测方案。
当fsw高于fr1时，输出电感电流以连续导通模式工作。换句话说，ΔB变小，电感器AC损耗可能小得多，因此变换器效率可能高于LLC-SRC。
图3：修改后的CLL-MRC关键波形：fsw<fr1(左)；fsw>fr1(右)。
为了验证这些性能假设，我使用完全相同的元件和参数搭建了一个LLC-SRC和一个改进的CLL-MRC电源级。唯一的区别是使用72μH电感作为LLC-SRC谐振电感，使用1μH电感作为改进的CLL-MRC输出电感。
图4示出了两个电源级的效率测量。在较低的输入电压下，fsw低于fr1，修改后的CLL-MRC中的Lo电流仍处于不连续导通模式，具有较大的ΔB。因此，在这种工作状态下，修改后的CLL-MRC没有效率提升。
当输入电压变高时，fsw高于fr1，Lo电流处于连续导通模式。在430V输入时，修改后的CLL-MRC效率比LLC-SRC高1％。这一比较结果表明，如果将修改后的CLL-MRC设计为始终以高于fr1的频率工作，则其效能在整个范围内可能优于LLC-SRC。
图4：具有不同输入电压的变换器效率：修改后的CLL-MRC（上）；LLC-SRC（下）。
LLC-SRC确实是一种很好的拓扑结构，具有许多吸引人的特性。但针对不同的应用，它可能不是最佳的解决方案。有时，我们需要走出常规思路，创新的设计可以更低的电路成本实现更高的效率。
（原文刊登在ASPENCORE旗下EDN美国网站，参考链接：Power Tips #84: Think outside the LLC series resonant converter box。）
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