对于过去的半导体技术节点，出于实用性的目的，业界想当然地认为并且可以认为芯片内的特征边缘是直的，并且与其他层的特征边缘对齐相当良好。但随着芯片尺寸的缩小，边缘放置误差（EPE，也即指垂直方向上的特征不对准）的容差也变小了，因此过去的这些想法不再有效。
在先进的多层芯片设计中，随着新兴封装方案中的芯片尺寸越来越小，EPE对产量产生了不可接受的限制，传统的特征边缘对准方法也不适用。这个难题将会影响光刻、沉积和蚀刻工艺所定义的（中间）边缘，进而影响到所产生的单个最终边缘，以及层与层之间的对准——例如，在金属1、金属2和连接它们的过孔之间。甚至最终边缘的平滑度现在也是影响对准的一个潜在误差问题。
随着误差裕度的缩小，微小的增量工艺变化也有可能加起来形成一个大问题。这些新的重要变化必须在某个工艺或特定产品的升级过程中进行测量——甚至可能作为持续工艺监控的一部分。这对计量是一个非常特殊的挑战，特别是在对准多个层时，某些层会更深入到硅堆栈中。
图：某美工对EPE问题的渲染。（来源：应用材料公司）
某个层中所存在的误差可能由以下一个或多个原因所引起：
光刻：掩模配准有可能由于平移或旋转而产生误差。这可能是由于布局或设备问题所引起。但即使是布局问题，也可能太过昂贵而无法通过迭代方法来完全优化掩模，因此大部分的纠正措施都落到了制造过程中。
硬掩模蚀刻：晶圆之间的均匀性不佳，可能导致某些裸片上的边缘放置正确，而其他裸片则放置错误——尤其是在晶圆的边缘位置。此外，特征尺寸会影响局部蚀刻结果。实际上可以利用这一点来帮助纠正光刻所引起的误差，但通常需要有蚀刻工程师来进行帮助。
材料沉积：为应用选择不合格的薄膜，可能损害材料成分的均匀性，造成蚀刻选择性差，并引起可能的机械应力。选择较好的材料则可通过提高裸片产量而实现成本回收。
这些问题组合起来，使得我们必须优化工艺和布局，从而最大限度地减少EPE。但是，当对准多个层时，相比逐次关注和优化每个单独层，一起优化多层堆叠可以实现更高的产量。
在开发具有挑战性的新工艺或在现有工艺中采用激进的新设计时，控制EPE需要采用能够“看到”和测量器件特征相对于上下层位置的计量技术。也就是说要能同时看到多个层，但是传统的电子束或光学技术无法看到下方的掩埋层。光学方法会平均来自多个特征的缺陷信号（defect signature），所以它们实际上会隐藏单独误差。
高能电子可以提供帮助。具有高目标冲击能量的电子束可以穿透已加工晶圆，从而使掩埋层可见。为了在晶圆不同部分的多个裸片及在多个晶圆上收集数据，还需要电子的高能效率提高十倍。一旦有了这个庞大的数据集，就可以搜索指出边缘问题的信号了。
随着前沿工艺节点的使用或者开发（从10nm往下），在将其准备好用于大批量生产时，解决EPE问题变得非常重要。首先要重点关注层间的连接。对多个层同时进行优化，会比单独优化每个单独层更加有效。至少，利用高能电子束技术解决问题，会比其他传统方法更加经济实用。
--Regina Freed是应用材料公司图案技术总监，在半导体行业拥有超过20年的经验，负责管理光刻、计量以及逻辑和存储器工艺的缺陷检测。
本文为《EDN电子技术设计》4月刊杂志文章。
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