在可穿戴设备中，电池使用寿命对于良好的用户体验至关重要。研究显示，可穿戴设备应用中的显示屏消耗了大部分电池电力。解决方法之一是直接提高电池容量，但是大容量电池会加大尺寸和重量，对可穿戴设备不合适，尤其是在市场不断追求更小型化的新款产品时更是如此。更具挑战性的是，电池技术的发展跟不上日益增长的系统需求。因此，最大限度降低显示屏功耗成为可穿戴设备市场的关键设计因素。
人类的视觉感知非常精确，推动了制造商在可穿戴设备中使用更高分辨率的显示屏。虽然有多种节能方案可供使用，但任何视觉质量下降都会直接影响设备的整体体验。因此，在为显示屏考虑节能方案时必须谨慎小心。要想提高显示器分辨率就需要提高存储器带宽，因此，为了延长电池使用寿命，降低存储器在待机模式和工作模式下的功耗变得更有实际意义。
显示屏由像素阵列构成。每个像素的驱动值决定显示的颜色。基于RAM的帧缓存保存了显示屏上每个像素的颜色信息。大部分常用的并行显示屏需要周期刷新，从帧缓存读取数据，然后在屏上显示。如果显示屏的分辨率和色彩深度不高，控制器的内部RAM也可以用作帧缓存。
随着显示屏尺寸增大，分辨率和色彩深度提高，内部SRAM将无法提供足够的容量或性能。为了避免画面撕裂，也有必要采用双缓存。在这些系统中，通常在外部存储器中实现帧缓存。在刷新周期中，从外部帧缓存读取数据，并连同控制信号输出给显示控制器数据总线。图1所示的是采用外部帧缓存的典型显示框图。
图1：并行SRAM显示缓存实现方案（来源：赛普拉斯）
有多种方法能够降低显示器功耗。
将显示控制器集成到主微控制器内部。市场上常见的显示器模块都有内置控制器。完成上述集成后，有助于充分利用主微控制器的低功耗特性。
使用低功耗存储器作为帧缓存。因为帧缓存始终处于开启状态，所以应采用待机电流低的存储器。
减少对帧缓存的频繁更新。使用容量足够大的存储器并加载多个帧可降低CPU工作电流。如果将最经常访问的帧加载到存储器中，就无需从帧缓存加载和卸载数据。将帧缓存切换到不同的存储器地址就能切换显示器上显示的图像。
传统上，我们一直将并行异步SRAM用作外部显示缓存，因为控制器和显示器能够轻松地为他们提供支持。然而，这种类型的存储器封装尺寸大、引脚数量多。而串行存储器引脚数量少、封装尺寸小，可以减少所需的控制器引脚数，节省PCB成本。在以Quad SPI模式工作在108MHz下时，串行存储器的性能可与并行异步SRAM媲美。例如，赛普拉斯Excelon F-RAM就是一款最大密度高达8Mbit，并采用低引脚数小型GQFN封装的串行非易失性存储器。为了优化功耗，该器件可支持四种功耗模式。在典型的Quad SPI模式下以108MHz运行时，工作电流为16mA。当存储器不工作时，待机模式耗电102µA。深度待机模式可进一步将耗电降至0.8µA，休眠模式下只需要0.1µA的最低耗电。
由于可使用多种功耗模式并结合不同的唤醒次数，因此开发人员可根据应用需求降低总功耗水平。当显示器处于使用状态时，存储器将根据何时被访问以进行突发读取，而交替处于工作模式和待机模式。当显示器需要短时间暂停使用时，可使用深度待机模式。当显示器将在较长时间内停止使用时，可使用休眠模式。
图2：基于赛普拉斯PSoC 6 + Excelon F-RAM的显示器解决方案（来源：赛普拉斯）
图2所示的是使用串行F-RAM的典型实现方案。CPU负责将初始显示数据写入到帧缓存。写入后，LCD控制器将来自F-RAM帧缓存器的数据周期性刷新至LCD显示器。在设计时采用F-RAM，能为可穿戴设备显示器提供每秒>30帧（fps）的刷新率。采用QSPI F-RAM在各种分辨率的显示器上提供的典型fps如下表所示。
除了用作显示缓存，非易失性F-RAM还能用作预渲染图像存储器，从而释放闪存空间。这样还能为帧缓存节省初始设置时间。过去的做法是在加电或从低功耗模式唤醒时，从闪存将数据和/或显示模板复制到帧缓存。使用非易失性存储器可以释放系统，从而加快启动时间。图3所示的是显示应用中微控制器的典型功耗特征。最大功耗发生在渲染和传输需要显示的图像期间。使用预渲染图像可缩短微控制器的工作时间，减少这一额外功耗。
图3：微控制器功耗特征（来源：赛普拉斯）
显示应用通常采用320×240分辨率和每像素16位的显示器。这种显示器需要150KB容量的显示缓存。一片4Mbit的串行F-RAM能保存三帧这样大小的图像。一般情况下，可穿戴设备的显示器尺寸和分辨率更小，需要的显示缓存也更小。在用作显示缓存时，串行F-RAM工作在存储器映射模式下，以便CPU和访问其他内部存储器一样访问串行F-RAM。在本例中，显示控制器使用PSoC 6中的通用数字模块（UDB）、串行存储器接口模块（SMIF）和直接存储器访问（DMA）来实现，以实现低功耗刷新操作（参见图4）。显示控制器（UDB）将生成用于显示的控制信号，包括HSync、VSync、Data Enable（DE）和Dot Clock。由于UDB只有一个四字节FIFO，因此将内部SRAM用作行缓存。与帧缓存相比，行缓存很小，不需要大容量内部SRAM。
图4：采用串行存储器的集成LCD控制器架构（来源：赛普拉斯）
显示控制器刷新率的表达方式是每秒帧数（fps）。Vsync脉冲表示每帧的开始。在每一帧中都有多条行与水平显示行相对应。Hsync脉冲表示每行的开始。每个Hsync脉冲内的数据用点时钟（Dot Clock）计时，如图5所示。
图5：显示器刷新周期（来源：赛普拉斯）
在每个水平同步脉冲前，通过触发DMA，从外部F-RAM向SRAM复制行缓存。由于DMA无需CPU干预，因此CPU可以保持休眠模式以节省电力。在每个点时钟上，由行缓存（SRAM）至显示控制器（UDB FIFO）初始化DMA。显示控制器将向显示总线输出数据和正确的控制信号。两个帧刷新周期间的时间被称为空白期（具体为垂直空白），可用来更新F-RAM帧缓存。
总功耗与CPU + 帧缓存 + 显示模块消耗的功耗呈函数关系。如果CPU和显示模块使用串行或并行存储器产生的功耗保持不变，则因串行F-RAM和并行SRAM电流消耗不同而观察到的功耗差异显示如下。
［1］使用IS61/64WV25616EFALL进行比较
与传统的显示缓存相比，F-RAM不仅功耗更低，而且引脚数更少、封装更小。可将F-RAM用作通用帧缓存，并与带有内置显示控制器的控制器搭配使用。除了最大限度地降低功耗以外，F-RAM存储器也能用于可穿戴设备的非易失性存储，从而提高效率。
可穿戴设备市场正呈现爆发性增长态势，富于想象力的设计人员正在创造外型更小巧的产品。电池使用寿命长、功耗水平低是打动消费者购买的关键制胜因素。为了实现这一目标，主要策略是最大限度降低显示屏的功耗水平。使用F-RAM取代传统的SRAM显示缓存是一种理想方法。
(原文发表于ASPENCORE旗下EDN姐妹媒体EETimes，参考链接：Optimizing wearable display power consumption，本文同步刊登于《电子工程专辑》2020年2月刊杂志；责编：Demi Xia)
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