随着网络和数据中心带宽需求的日益提升，针对高性能内存解决方案的需求也是水涨船高。对于超过 400 Gbps 的系统开发，以经济高效的方式实现内存方案的性能和效率已经成为项目中的重要挑战之一。
随着网络和数据中心带宽需求的日益提升，针对高性能内存解决方案的需求也是水涨船高。对于超过 400 Gbps 的系统开发，以经济高效的方式实现内存方案的性能和效率已经成为项目中的重要挑战之一。
图形双数据速率（GDDR）内存最初是为了满足游戏机和PC的高性能图形计算需求而开发的，自2008年面市至今历经十余载，已经在市场中久经考验，如今也正被应用于网络和数据中心领域等其他领域，为产品提供低风险、灵活而又经济高效内存解决方案。
在接下来的章节中，本文将首先分享推动这些高带宽和高性能需求的网络行业宏观趋势，然后讨论GDDR6如何以比当今任何其他高带宽内存解决方案更好地满足这些需求，最后介绍Achronix Speedster7t FPGA产品中的GDDR6控制器。
我们将会陆续推出关于GDDR6其他有用知识的系列文章，比如GDDR6构架和基本使用方法，存取带宽与延迟的性能测评，网络应用参考设计，以及如何应对GDDR6系统级设计中的信号完整性挑战，敬请关注。
思科在2019年发布的可视化网络指数（VisualNetworking Index）报告[1]称，2017年全球互联网IP流量月均为122EB（1018 Bytes），预计到2022年将增加到396EB，复合年增长率（CAGR）为 26%，这一趋势大部分与大数据的兴起和不断增长的视频流量有关。
图1：全球互联网IP流量预测（CiscoVNI2017-2022）[1]
同一研究[1]预测，智能手机和平板电脑等接入设备的数量将从 2017年的 180 亿台增长到 2022年的 285多亿台设备（图 2），届时人均所拥有的网络接入设备数量将达到 3.6台。得益于5G以及物联网（IoT）的发展，2022年总连接节点数量中M2M设备的数量将超过50%。
图 2：需要连接的网络设备（CiscoVNI2017-2022）[1]
几个重要领域的增长正在推动网络行业中这些前所未有的需求：
总之，更多的用户、更多的设备、更大的屏幕，以及更多样的云端服务正在推动 IP 流量呈指数级增长。在增长没有放缓迹象的情况下，我们如何设计产品以满足这些要求？
原因1：极佳的性能
如今，GDDR6的密度已经做到16Gbits，与最高容量的 DDR4 内存芯片一致。GDDR6器件的带宽高达512Gb/s，是DDR4 的 10 倍。在未来，GDDR6将按照标准向更高容量更快速度演进。GDDR6的这些优势，使其成为满足现代网络需求的理想选择。
图3: DDR vs. GDDR 容量比较[2]
图4: DDR vs. GDDR 带宽比较[2]
原因2：降低总拥有成本
在考虑总拥有成本（TCO）时，请务必考虑设计的所有方面。图 5 比较了三种不同的方法，以满足 1Tb 交换应用程序的需求。如图所示，相对于DDR4，采用GDDR6 不仅可以将设计复杂性降低80%，还可以减少 82% 的PCB面积占用，并将能效提高 44%。
图5: 各种主流内存方案的总拥有成本（TCO）比较[2]
原因3：轻松设计
如果您已经熟悉传统的DDR 设计，则使用 GDDR 内存进行设计将是一种熟悉的低风险体验。对逻辑工程师和软件工程师来说，GDDR6 与传统DDR技术使用的方法类似，Speedster7tFPGA所内建的GDDR6控制器进一步简化了设计。对于硬件工程师来说，GDDR6 的高速单端SerDes信号管脚与DDR的低速信号管脚的设计规则区别较大，Achronix将提供高速信号设计手册以及参考设计，帮助客户低风险地从DDR迁移到GDDR6。
如果您已经熟悉GDDR5设计，那么过渡至GDDR6将是非常顺滑的设计体验。GDDR6 和 GDDR5 之间的主要区别与封装和引脚相关，遵循相同的设计实践。
Achronix 半导体的Speedster7t FPGA 系列针对高带宽工作负载进行了优化，消除了与传统 FPGA 相关的性能瓶颈。Speedster7t FPGA 基于台积电的 7nm FinFET 工艺技术，采用革命性的新型 2D 片上网络（NoC）和独创的机器学习处理器（MLP）矩阵，并利用高带宽 GDDR6 接口、400G 以太网和 PCI Express Gen5 端口等IP，可提供 ASIC 级性能，同时保留完整的编程性能。
图6: Achronix Speedster7t1500高性能FPGA构架[3]
Speedster7t FPGA 设计具有多达8个 GDDR6 控制器，以较低的成本提供最快的访问速度，同时保证相当于LPDDR5水平的低功耗。每个 GDDR6控制器支持多达 32 位数据，总共支持4Tbps的内存带宽。GDDR6 控制器和 PHY 是硬 IP，无需消耗FPGA中的可编程逻辑资源，也无需面对布局布线所带来的时序收敛挑战。这些特征共同使GDDR6 SDRAM 接口成为下一代系统设计的绝佳选择。
参考文献：
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