芯片制造特别是高端芯片制造一直是中国被卡脖子的关键技术，中芯国际的7nm就一直还未量产，而最近传出国内某大学成功验证实现3nm关键技术，我们来看看到底怎么回事？
近日，复旦大学微电子学院网站发布消息，该校周鹏团队针对具有重大需求的3-5纳米节点晶体管技术，验证了双层沟道厚度分别为0.6 /1.2纳米的围栅多桥沟道晶体管（GAA，Gate All Around，也译作环绕栅极晶体管），实现了高驱动电流和低泄漏电流的融合统一，为高性能低功耗电子器件的发展提供了新的技术途径。
据悉，相关成果以《0.6/1.2纳米沟道厚度的高驱动低泄漏电流多桥沟道晶体管》（High Drive and Low Leakage Current MBC FET with Channel Thickness 1.2nm/0.6nm）为题，于北京时间12月16日在第66届国际电子器件大会（IEDM，International Electron Device Meeting）在线发布。（注：IEDM是微电子器件领域的国际顶级会议，是国际学术界和顶尖半导体公司的研发人员发布先进技术和最新进展的重要窗口。）
随着集成电路制造工艺进入到5纳米技术节点以下，传统晶体管微缩提升性能难以为继，技术面临重大革新。采用多沟道堆叠和全面栅环绕的新型多桥沟道晶体管乘势而起，利用GAA结构实现了更好的栅控能力和漏电控制，被视为3-5纳米节点晶体管的主要候选技术。现有工艺已实现了7层硅纳米片的GAA多桥沟道晶体管，大幅提高驱动电流，然而随着堆叠沟道数量的增加，漏电流也随之增加，导致的功耗不可忽视。
双桥沟道晶体管示意图及其性能图
针对上述问题，周鹏团队设计并制备出超薄围栅双桥沟道晶体管，利用二维半导体材料优秀的迁移率，和围栅增强作用的特点，驱动电流与普通MoS2晶体管相比提升超过400%，室温下可达到理想的亚阈值摆幅（60mV/dec）。同时，出色的静电调控与较大的禁带宽度可有效降低漏电流。该器件驱动电流与7叠层硅GAA晶体管可相比拟，漏电流却只有硅器件的1.9%，降低了两个数量级，在未来高性能低功耗晶体管技术领域具有广阔的应用前景。
在此之前，业界普遍采用的是华人教授胡正明团队研制的FinFET（鳍式场效应晶体管）技术，GAA晶体管被认为是最优秀的继任者。按照目前各大公司发布的信息，三星打算从2022年投产的第一代3nm就引入GAA晶体管，据介绍，基于全新的GAA晶体管结构，三星通过使用纳米片设备制造出了MBCFET（Multi－Bridge－Channel FET，多桥－通道场效应管），该技术可以显著增强晶体管性能，主要取代FinFET晶体管技术。此外，MBCFET技术还能兼容现有的FinFET制造工艺的技术及设备，从而加速工艺开发及生产。
台积电略保守，3nm节点也会跟之前的7nm工艺一样采取两步走的方式，第一代3nm工艺还会继续改进FinFET晶体管工艺，在第二代3nm或者2nm节点才会升级到GAA晶体管技术。这样做一方面是出于技术研发的考虑，台积电在GAA技术上落后三星12到18个月，另一方面则是要在进度上赶超，2021年3月份就准备试产，所以不能急着上GAA工艺，先用FinFET工艺顶上。
复旦大学的这项研究工作主要由周鹏团队黄晓合和刘春森博士完成，得到了微电子学院院长张卫教授的指导和国家自然科学基金杰出青年科学基金、应急重点项目及上海市集成电路重点专项等项目的资助，以及复旦大学专用集成电路与系统国家重点实验室的支持。
注意：该团队是验证实现3nm的关键技术：GAA晶体管，而非整个芯片技术，也不是芯片制造技术。
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