相控阵波束赋形架构大致可分为模拟波束赋形系统、数字波束赋形系统或以上两者的某种组合——采用模拟子阵列，经过数字处理后形成最终天线波束方向图。后一类（基于数字组合的子阵列）结合了模拟和数字波束赋形，通常称为混合波束赋形。
在业界对软件定义天线的探索中，人们非常希望实现全数字相控阵，以便最大限度地提高天线方向图的可编程性。在实践中，特别是随着频率提高，封装、功耗和数字处理方面的挑战迫使人们减少数字通道数。混合波束赋形缓解了实施工程师常常面对的数字通道密度需求，因此可能会在未来某个时间作为一种实用方案出现。
图1.混合波束赋形RF一般框图
图1展示了一个代表性混合波束赋形架构，显示了该架构中包含的主要子系统。大多数混合波束赋形系统都是这一概念的某种变体。从右到左观察框图，可以直观地理解该架构：空中的波前入射到天线元件，经过微波电路到达数据转换器，再进行数字处理后形成最终的数字波束数据。框图将混合波束赋形架构展示为七个子系统的组合：
微波工程师在混合波束赋形架构中面临的挑战之一是随着系统架构的演变进行性能预测。级联微波分析已被业界充分理解，相关文献非常完备。数字波束赋形测量也有文献记载，但实测与建模得到的混合波束赋形微波指标比较方面的文献还很有限，缺乏一个用于外推到更大系统设计的基准。
本文将讨论混合波束赋形系统的接收机动态范围分析，并比较一个32元件混合波束赋形测试平台的测量值和预测值。最初开发的混合波束赋形原型平台是为了在一个代表性架构中验证IC设计，并支持X波段（8GHz至12GHz）相控阵架构的快速原型设计。然而，随着表征的开始，很明显需要一种系统性预测性能指标的方法。ADI的目的是记述分析方法以及测量数据的比较，使工程师能够利用一个经表征的基准来构建类似但更大的系统。
ADI开发了一个32元件的混合波束赋形原型平台，如图2所示。详细信号链如图3所示。
图2.X波段（8GHz至12GHz）相控阵原型设计和开发系统
图3.原型硬件详细框图
前端由32个发射/接收模块和8个模拟波束赋形IC (BFIC)组成。两个BFIC输出组合产生四个8元件子阵列。四个子阵列连接到一个4通道微波上/下变频器。该4通道微波上/下变频器再连接到一个包含四个模数转换器(ADC)和四个数模转换器(DAC)的数字转换器IC。ADC以4 GSPS采样，而DAC以12 GSPS采样。
微波频率设置为8GHz至12GHz。本振(LO)设置为具有固定IF（中心频率为4.5GHz）的高端LO。在该IF频率时，ADC在第三奈奎斯特区进行采样。
利用一个商用FPGA板进行数据采集。同时开发了一个MATLAB®计算机控制界面，以便能够在真实硬件中快速表征仿真波形。数据分析及后续处理在MATLAB中进行。
除信号合并点外，所有传统级联方程均适用于模拟子阵列的级联分析。如果信号在合并点处的幅度和相位匹配，并且噪声不相关，那么信号增益和噪声增益将不同。因此，需要一种方法来以不同方式跟踪这些项。
图4说明了所使用的方法。图4a显示了信号增益和噪声增益分开的点。真正的合并器具有插入损耗项和理论合并项。这可以用图4b来解释。最后，如果跟踪噪声温度（如图4c所示），那么可以在每一级的输入和输出端跟踪噪声功率。
图4.一种用于模拟相干合并的级联分析方法：分别跟踪信号增益和噪声增益。跟踪器件噪声温度和折合到输入端的器件噪声功率提供了一种分别跟踪这些增益项的方法。
为了计算任意级输出端的噪声功率，须将器件折合到输入端的噪声与输入噪声线性相加，然后转换回dBm/Hz并加到器件噪声增益上。
要根据器件噪声系数计算折合到输入端噪声，须计算噪声温度并转换为折合到输入端的噪声功率。
噪声温度(Te)可以根据器件噪声系数计算：
其中T为环境温度（单位为K）。
根据噪声温度可以计算折合到输入端的器件噪声：
其中k为玻尔兹曼常数。
信号与噪声合并的直观视图有助于理解该方法的目的。首先假设校准已执行，因此所有信号的幅度和相位都匹配，并且噪声不相关，但幅度也相等，合并器输入端的所有通道都是如此。
如果仅使能了部分元件（校准或各种测试和调试配置常常就是这种情况），那么还需要一种方法来跟踪结果。
信号和噪声输出电平可以计算如下：
信号功率 = 输入功率 + 信号增益
信号增益 = 20log(开启的通道数) - 插入损耗 - 10log(合并器输入端口数)
噪声功率 = 输入噪声功率 + 噪声增益
噪声增益 = 10log(开启的通道数) - 插入损耗 - 10log(合并器输入端口数)
注意这种方法的结果。表1总结了若干模拟合并器通道数的信号增益和噪声增益，既有每个输入都通电和校准的情况，也有仅一个输入通电和校准而其他端口端接的情况。
表1.无损合并器的信号/噪声增益
| 合并通道数 | 信号增益（全开） | 噪声增益（全开） | 信号增益（单开） | 噪声增益（单开） |
| 2 | 3 | 0 | -3 | -3 |
| 4 | 6 | 0 | -6 | -6 |
| 8 | 9 | 0 | -9 | -9 |
基于所描述的方法，创建了图5所示的级联电子表格，其中包括关于跟踪已使能元件数量的规定。图中既显示了单个元件使能的情况，也显示了所有八个元件使能的情况。
图5.级联计算
在数据转换器捕获数据后，对数字数据进行快速傅里叶变换(FFT)，从而得到测量结果，因此结果中包含数据转换器规格。跟踪的最终指标是ADC指标，称为接收机输入。为了快速验证测量结果，还计算了给定输入功率的预期FFT幅度和交调产物。
测试设置如图2和图3所示。用于提供接收机输入、LO、ADC采样时钟和整个系统参考时钟的具体实验室设备如表2所示。系统内的数字化仪IC用于捕获以下结果中显示的样本。
表2.用作后文中数据采集部分的测试设备
| 设备功能 | 品牌/型号 | 注释 |
| 接收机输入源 | Keysight E8267D接32通道模拟分路器 | 发射/接收模块的输入针对–50dBm的功率水平进行校准 |
| LO源 | Keysight E8267D | 上/下变频器板的输入为5dBm |
| ADC时钟 | Rohde & Schwarz SMA100B | AD9081接受12GHz输入频率，内部3分频后提供4GSPS ADC时钟 |
| 参考时钟 | Keysight N5182B | 100MHz频率 |
对于所有测量，在数据分析之前都会进行校准。该系统由32个天线元件、8个BFIC和一个包含4个ADC的数字化仪IC组成。每个数字化仪IC的ADC信号链都包括数字下变频器形式的强化型数字信号处理(DSP)模块，其中的数字控制振荡器(NCO)能够在子阵列级别将相移应用于每个数字化通道。因此，8个天线元件形成本文所定义的单个子阵列，共享一个公共ADC和DSP信号链。系统提供的相位和幅度调整在模拟域通过BFIC实现，在数字域通过NCO和可编程有限脉冲响应(PFIR)模块实现。
最初选择通道1作为所有其他通道对齐的基线。在模拟域内，BFIC可变增益放大器(VGA)用于对齐整个阵列的幅度，而BFIC移相器(PS)用于对齐子阵列内的相位。在数字域内，使用NCO相位偏移对齐每个子阵列的相位。
校准开始于一次使能每个子阵列的一个模拟通道（例如，通道1、通道3、通道17和通道19，如图6右侧所示），因此总共四个信号同时被数字化仪IC上的四个ADC数字化。这样可以计算与每个子阵列之间的相位误差直接相关的每个子阵列通道的相对相位偏移误差。计算出所有三个通道相对于基准通道1的相位偏移误差后，应用所计算的NCO相位偏移，并基于每个通道补偿此相位误差，以使所有子阵列在相位上对齐。
图6.校准利用了模拟相位控制和数字相位控制旋钮
原始通道，并使能子阵列2、3、4中的另外三个通道。相对于子阵列1上的基线通道1同时捕获所有四个通道，可以计算这三个新通道的相位误差。一旦计算出这些相位误差，就可以使用BFIC移相器补偿此相位误差。重复该过程，直到所有通道在模拟和数字域中都相位对齐。为了对齐子阵列1中的每个通道，子阵列2中相位对齐的通道3用作比较点，因为它在校准序列的第一步之前已经相位对齐。结果是模拟相位调整补偿子阵列内的相位误差，而NCO相位偏移补偿跨子阵列的相位误差。
所有性能测量均基于连续波(CW)数据捕获的FFT进行评估。信号发生器设置为相干频率，并且在FFT中不应用加权。图7显示了单音测量的代表性FFT。
图7.单音FFT，RF输入为~10 GHz、–50 dBm，LO = 14.5 GHz、5 dBm，ADC速率为4 GSPS，粗NCO = 550 MHz，DDC：16倍、250 MSPS I/Q数据速率，FFT样本数为4096
从左到右的曲线分别对应如下情况：使能单个元件，子阵列中的所有八个元件，以及四个子阵列数字合并。从这些FFT可以观察混合波束赋形对接收机动态范围的影响。
当子阵列中启用N个元件时，信号功率增加20logN。噪声功率也会增加，整体SNR会提高。
当子阵列以数字方式合并时，数据有所增长。基于额外位执行FFT会导致相对于满量程的信号电平保持不变，但相对于满量程的噪声降低。
许多元件上的杂散内容的幅度在子阵列级别上会增加，但子阵列之间不相关，杂散内容在全阵列级别上降低到噪声中。
图8显示了双音测量的代表性FFT。从左到右的曲线分别对应如下情况：使能单个元件，子阵列中的所有八个元件，以及四个子阵列数字合并。FFT跨度减小以实现交调产物的可视化。
图8.双音FFT，RF输入：~10 GHz、–50 dBm，LO = 14.5 GHz、5 dBm，ADC速率为4 GSPS，粗NCO = 550 MHz，DDC：16倍、250 MSPS I/Q数据速率，FFT样本数为4096，曲线放大至±10 MHz。
交调产物随使能的元件数量增加而增加。这是因为合并器之后的电路的功率更高，因此交调产物也更高。然而，当模拟子阵列以数字方式合并时，双音信号和交调产物的幅度均接近平均值。
在此测试配置的情况下，观察到主载波边缘外的相位噪声相关。在该配置中，所有通道都有一个公共LO、一个公共RF输入和一个公共电源。实际上，对于大型阵列，应该避免这种情况。有关跟踪阵列中相关噪声与不相关噪声的进一步讨论，请参见文章：“基于经验的多通道相位噪声模型在16通道演示器中的验证”，“相控阵用分布式直接采样S波段接收机测量总结”，以及“带有分布式锁相环的相控阵的系统级 LO相位噪声模型”。
图9全面总结了接收机性能测量。图9a是不同频率的FFT相对于满量程的幅度。使用此数据和输入功率，可以计算接收机满量程电平，如图9b所示。图9c是在FFT处理中计算的噪声谱密度(NSD)，单位为dBFS/Hz。载波周围的几个FFT频带被移除，因此噪声代表白噪声，不受测试配置的相位噪声影响。
图9.接收机性能测量
基于图9a和图9c可以计算信噪比(SNR)，如图9d所示。观察到两种效应。第一，在子阵列级别，SNR增幅略高于10logN。这是因为合并后的噪声功率更高，合并器之后器件的噪声系数影响较小。第二，当子阵列以数字方式合并时，SNR增幅为10logN。
图9e显示了单个元件、子阵列和全数字化阵列的无杂散动态范围(SFDR)。随着更多元件加入阵列，性能持续改进，这表明测试配置中的所有杂散都是不相关的。
图9f显示了输入三阶交调截点(IIP3)。此结果直观地来自双音FFT。由于交调产物增多，子阵列IIP3较低。阵列级IIP3接近子阵列级的平均值。
请注意，对于所有这些测量，数据都非常接近级联分析中的建模值。除图9d和9e之外的图形都包含建模值。图9d和9e是间接确定的，未在电子表格中明确定义，故不包含建模值。
从所有信号在相位和幅度上对齐的假设开始，测量结果与预测非常吻合。级联分析要求在模拟合并器处分离信号增益和噪声增益。基于噪声输入和器件折合到输入端的噪声跟踪噪声功率是一种有效的方法。
在子阵列级别，当开启通道时：
SNR改善幅度略大于10logN。
信号增加20logN。
噪声增加略小于10logN。
模拟合并器之后的噪声功率较大。
模拟合并器之后器件的NF影响较小。
模拟合并器之后器件的信号较大，因此当信号合并时，IIP3会降低。
杂散一般在模拟子阵列内部相关。这是因为信号源在模拟合并器之后，无论微波通道使能与否，都会测量到相同的杂散。
当子阵列以数字方式合并时：
信噪比提高10logN
信号功率保持不变
噪声功率（单位为dBFS/Hz）降低
IIP3接近平均值
观察到的杂散在不同数字通道之间是不相关的。
相关的相位噪声项值得注意。在此测试配置中观察到相关的相位噪声。这可以通过图8中的近载波噪声看出，其中频率轴被放大到足够大以显示该效应。使用来自测试设备的公共微波输入和LO输入。这意味着微波信号和LO相位噪声是相关的。共享电源也可能导致相关贡献，电压在此测试配置中共享。在该测试配置中，接收机测试期间没有调试相关相位噪声的主要来源。但是，需要注意到这一点，它将是该硬件的一个未来研究领域。
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