自从宽禁带材料被引入各种制造技术以来，通过使用MOSFET、晶闸管等功率半导体器件，就已经可以实现高效率。为了优化可控制造技术，可以使用特定的导通电阻来控制系统中的大部分功率器件。对于功率MOSFET，导通电阻仍然是优化和掺杂其单元设计的关键参数。最大电导率的主要行业标准是材料技术中的特定导通电阻与击穿电压(Rsp与VBD)。
尽管SiC功率二极管和MOSFET已经有了一些进展，但此类器件的电导率优化仍然是一个重大阻碍。在任何测量标准中，电路及其输出的精度都是一个重要方面。此外，还可能会出现其他的复杂情况，因为设备制造商不会在元器件的数据表中说明关键的设计参数。
这是一项实验，测试商业和分立式的4H-SiC JBS功率二极管，其额定值为600至1700V和1至25A。待测试的器件按照TO-220和TO-247行业标准进行封装。为了限制空间电荷区的扩散超出穿通，为垂直JBS二极管的半单元电池开发了一个具有更高掺杂的缓冲层。
图1：电场示意图(来源：IEEE)
如图1所示，已经说明了击穿时的电场分布示意图。电场强度EPT在击穿期间金属-半导体界面所在的漂移区周围的界面处。缓冲区和EC都存在，因为n型缓冲层限制了空间电荷区超出穿通。根据计算出的C-V特性，从漂移区和缓冲层中提取掺杂浓度。
计算出了归一化零偏压二极管电容Cj0N与归一化总二极管面积的关系。此外，最小二乘法直线与数据点相匹配，这意味着600V二极管适合二极管区域的额定电流。
所进行的评估是在室温下从22˚C到250˚C进行的，适用于从1至25A的广泛额定电流范围，以及600、1,200和1,700V三种不同额定电压的二极管。
根据提取的漂移区掺杂浓度NDR和击穿电压VPT的值，关键二极管设计参数计算如下：
从以上公式可知，EC是雪崩击穿的临界电场强度，VBD是雪崩击穿电压。使用以下公式计算金属-半导体结内置电位Vbi和零偏压肖特基二极管势垒高度φB0IV：
A*=146A/cm2·K2的值是4H-SiC的有效理查森常数，NC=3×1015cm–3·(T)3/2显示有效态密度在价带中。
根据JBS二极管结构，可以使用以下公式计算净漂移区电阻RDR：
如上式所示，涉及三个电阻：RB、RSUB和RC。这包括代表n型缓冲层、n+衬底和与衬底的阴极金属欧姆接触的电阻。这些电阻如下：
如上式所示，ρB是缓冲层的电阻率，当掺杂浓度已知时，可以很容易地计算出该电阻率。计算中使用衬底电阻率ρSUB=0.012Ω·cm和衬底厚度WSUB=377μm；对于阴极欧姆接触，使用比接触电阻ρC=2.5×10-5Ω·cm2。在这种情况下，即使ρC值发生轻微变化也会影响600V器件的结果。特定的漂移区电阻RDRS使用以下公式计算：
4H-SiC JBS二极管的VBD=600V衬底和阴极欧姆接触电阻对总二极管导通电阻有很大影响。
对于VBD大于1,200V的二极管，导电性有进一步发展的机会，如果二极管额定值为雪崩击穿电压而不是穿通漏电流，则可以满足这一要求。为了实现这一点，必须通过减少漂移层中的晶体缺陷来减少或完全消除缓冲层。
肖特基二极管中的反向漏电流IL包括两个主要部分：
这里，VR是施加的反向偏置电压的大小，ISCH是经典的热电子发射电流。
如分析所示，在较低值的反向偏置电压测量中误差是由测量设备的合规性引起的。当涉及到更高的值时，隧穿电流与实际测量值相比要高得多，因此表明在金属和4H-SiC附近存在一个可行的界面介电层。
使用基于物理学的静态I-V和C-V测量进行了一项实验，以对商用4H-SiC JBS功率二极管进行逆向工程。一旦进行了仿真，就可以了解商用4H-SiC JBS功率二极管的额定穿通漏电流。这些功率二极管在比半导体的临界电场强度低得多的电场下工作。
除此之外，SiC功率二极管的结电容比硅功率二极管大得多。在额定值相同的情况下，有很大的机会提高这些功率器件的导通电导率。半导体行业已大力尝试降低4H-SiC中的缺陷密度，但结果并不乐观。未来必须对该主题进行研究，以提高宽禁带功率器件的长期可靠性。
(原文刊登于EDN姊妹网站Power Electronics News，参考链接：Optimizing Wide-Bandgap Semiconductor Devices for High-Voltage Applications，由Ricardo Xie编译。)
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