越来越多具备异质电压域的系统级芯片(SoC)设计从定制模拟IP转向自动化实现，因此设计工程师不必再担心手动模拟定制导致的进度落后。这种方法也能在芯片设计流程中为工程师节省数个月时间，同时让模拟电路不容易被芯片的周遭情况影响。
必须注意的是，自动生成的模拟IP不等同于现成的模拟IP；模拟IP生成器是将先前生成的定制化设计功能区块导入设计流程，利用专门的工具在几个小时内打造合适的IP，因此能节省大量的集成所需时间与精力。
半导体工程师在分析其解决方案时所面临的关键挑战之一，是关于当从某个芯片制程节点转移到另一个时，模拟设计能微缩多少。也就是说，有些特定的模拟功能区块无法充分微缩到更小的IC制造节点。此外，虽然在现代SoC中，数字逻辑区块变得越来越便宜，并非所有模拟功能都可以被经济地集成。
“一旦你开始选择不同制程，速度、功耗以及成本也会成为关键的设计考虑；”新思科技(Synopsys)物联网(IoT)战略营销经理Ron Lowman表示：“虽然部分模拟设计能利用标准的CMOS设计，但更小的物联网设计会需要特殊制程技术，这成为设计模拟IP时的关键因素。”
图1：SoC设计的模拟/混合信号IP (左下)必须符合晶圆厂的制程节点要求。(来源：Synopsys)
在这个“十字路口”，IP供应商与半导体晶圆厂之间的紧密合作关系非常重要。以美国IP供应商Analog Bits为例，该公司提供高性能基础模拟功能区块，最近被来自韩国的芯片设计服务提供商SEMIFIVE收购。Analog Bits在2022年初加入英特尔代工服务(IFS)及其IP联盟计划，支持英特尔的频率/传感器与I/O组件16纳米(nm)制程。
Analog Bits也曾宣布其IP支持GlobalFoundries的12纳米12LP制程节点，以及其模拟与混合信号可支持台积电(TSMC)的4纳米与3纳米制程节点的信息。
虽然从高度手动的模拟设计流程转移至自动化生成模拟IP功能区块程序代码，能节省大量时间，以及集成所需精力，其中也有许多挑战──特别是当晶圆厂持续朝着更小的节点迈进。
半导体晶圆厂每六个月就迈进新一代制程技术，那不只是前一代节点的缩小版，而是越来越复杂并且在结构上与前一代完全不同。台积电在2022年技术论坛发表的最新N3制程FINFLEX技术就是一例。
很长一段时间以来，转移至更小节点被视为模拟设计领域面临的主要障碍之一，这使得最近IP供应商们对4纳米与3纳米制程的支持信息公布备受瞩目。当主要为数字电路设计的制程节点进一步微缩，模拟工程师必须要采取不同的做法。
在先进节点从FinFET转向全环绕栅极(GAA)晶体管架构，也会带来像是电容补偿等独特的工程挑战。因此，在这些先进制程中的模拟集成会需要更高水平的混合信号电路创新。此外，4纳米与3纳米节点的模拟与混合信号，也会需要新型工具链来补充传统SPICE仿真软件工具。
“模拟仿真软件需要持续强化其模型解析器，以支持最新、最先进的制程节点；”Siemens EDA模拟/混合信号(AMS)部门产品、营销和业务开发主管Sathish Balasubramanian表示：“这相当重要，因为模拟仿真软件被用来特征标准单元库，那将成为新芯片的基础数字功能区块。”
图2：更小节点的模拟/混合信号IP需要新一代的设计工具链。(来源：Siemens EDA)
除了EDA工具链，由模拟/混合信号IP供应商提供的工具组合，也对设计流程的快速追踪、简化以及风险降低至关重要。这意味着IC开发人员不必搞清楚如何在他们的SoC设计中集成那些IP功能区块。
(原文刊登于EDN姊妹网站EE Times，参考原文：Analog IPs Automate Integration, Tune to Fab Nodes，由Susan Hong编译。)
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