应对PCIe 5.0设计挑战

PCIe（外围组件互连 Express）是一种高带宽扩展总线，允许人们连接固态驱动器和显卡等设备。每一代新产品都会给 PCIe 设计带来变化。例如，PCIe 5.0 的速度是其前身的两倍，每秒提供 32 千兆传输 (GT)。ZB9ednc

PCIe 6.0 是最新一代，于 2022 年 1 月发布。但目前，第五代仍然是主流，以下是设计人员在使用第五代 PCIe 时面临的一些主要挑战。ZB9ednc

影响通道性能的连接器添加

人们在PCIe 5.0设计中增加更多的连接器时，可能会注意到整体性能的下降，因为发射器和接收器必须应对额外的信道损耗。然而，具有固定和浮动抽头的多抽头决策-反馈-均衡（DFE）接收器可以实现信道均衡。ZB9ednc

设计人员还应熟悉 PCIe 设计连接器的卡机电 (CEM) 规范。它们提供了连接器宽度和高度的详细信息，提供指导，同时允许设计人员在创建过程中保持灵活性。ZB9ednc

每个CEM连接器都有金属触点，以促进电气传输，并有一个塑料主体，使每个触点保持在正确的位置，同时赋予连接器机械强度。即使在新的PCIe发布时，它们也能保持向后的兼容性。ZB9ednc

记住这一点很重要，特别是第六代产品已经上市，第七代产品也即将推出。PCIe 5.0 规范在 2019 年发布时只用了不到 18 个月的时间就完成了迭代。因此，掌握这些细节应该有助于设计阶段更高效地进行。ZB9ednc

在设计中留有足够余量的设计人员更有可能实现无差错的数据传输。连接器类型之间的制造差异可能会导致性能相关的差异。然而，PCIe 4.0 提供了通道裕度功能，可帮助设计人员尽早创建适当的裕度，从而在产品上市之前应对挑战。ZB9ednc

更高的插入损耗率

PCIe 5.0 更高的数据传输速率会增加插入损耗 (IR) 率。当电场通过高速通道传播时，PCB 基板中的移动会减弱电场。插入损耗涉及电信号的恶化。ZB9ednc

进行信号完整性分析是评估高插入损耗率的可能性及其原因的绝佳方法。幸运的是，这越来越容易做到。尽管与 PCIe 5.0 相关的 IR 率较高，但PCIe 设计专业人员的一款应用程序允许他们获取有关特定设计性能的报告。它可以帮助人们根据输入应用程序的参数做出最佳布局决策。ZB9ednc

在电场通过高速通道传播时，由于PCB基材的变化，电场衰减期间会发生介电损耗。它们也可能因为PCB层板上的金属材料的粗糙度而发生。然而，设计师可以通过选择低损耗的PCB层压板来解决这两个挑战。ZB9ednc

Megtron 6 是一种常用的低损耗 PCB 层压板，可以帮助设计人员克服高插入损耗率。它还具有其他理想的特性。例如，由于该选项的介电常数为 3.7，因此非常适合高频和功率相关应用。ZB9ednc

对低介电常数和介电损耗因数的需求

高频和高速 PCB（例如 PCIe 5.0 设计中使用的 PCB）必须采用能够实现低且稳定的介电常数 (DK) 和介电损耗因数 (Df) 的材料。玻璃纤维和环氧树脂是经常选择的选项。ZB9ednc

然而，当PCB用于高速和高频传输时，不同的选择可能更合适。此外，设计人员必须考虑 PCIe 5.0 构建的典型操作条件。DK和Df随温度升高而升高。ZB9ednc

当基材受潮时，它们也会上升。因此，人们必须选择吸收率低的。ZB9ednc

玻璃纤维和环氧树脂经常被选择作为基础材料。然而，人们并不总能找到满足其 DK 和 Df 要求的选项。在这种情况下，他们应该评估其应用是否涉及高速信号的传输。如果是这样，他们应该优先考虑低 Df 而不是低 DK。然而，对于高频信号来说，情况正好相反，因此人们应该主要关注实现低 DK 的设计决策。ZB9ednc

PCB 设计可能需要更长的时间

PCIe 5.0 设计需要遵循信号走线之间空间的新规范，以防止串扰。由于信号传输速率较高，PCIe 5.0 设计中发生串扰的可能性更大。ZB9ednc

由于 PCB 设计越来越小，因此出现了另一个挑战。这意味着设计人员必须遵循 PCIe 规范，同时将所有东西安装到更小的电路板空间中。这些必需品表明该过程可能需要比预期更长的时间。ZB9ednc

然而，使用 PCB 布线检查软件并聘请经验丰富的设计师提供意见将有助于团队避免设计过程持续缓慢。对于人们来说，了解构建第五代 PCIe 设计与第六代 PCIe 设计时的预期也很重要。ZB9ednc

第六代的数据传输速率为 64 GT，是 5.0 的两倍。x16 链路的最大带宽为每秒 128 GB。第六代还引入了 L0p 模式，该模式通过在更少的车道上运行流量来节省电力。ZB9ednc

人们可以通过使用基于云的协作工具来加快 PCIe 设计过程。他们让用户为设计和进步做出贡献，无论他们身在何处。所有相关方还可以看到谁执行了特定更改，从而创建数据跟踪以维护问责制。ZB9ednc

成功的 PCIe 设计需要适应变化

任何参与 PCIe 设计的人都必须保持开放的心态并从经验中学习，知道每个项目都有独特的要求。在所有开发阶段都考虑到它们将有助于人们避免意外，并确信他们的设计将按预期工作。ZB9ednc

人们还应该关注 PCI 特别兴趣小组 (PCI-SIG) 的内容，以了解 PCIe 5.0 与前一代和后一代之间的差异的最新信息。掌握最新知识有利于成功规划并避免可预防的错误，同时为客户和其他利益相关者设定准确的期望。ZB9ednc

原文发表于ASPENCORE旗下EDN姐妹媒体embedded，参考链接：Navigating PCIe 5.0 design challenges；Demi Xia编译）ZB9ednc