从增强现实到人工智能、云计算再到物联网，5G正在燃爆新技术增长，同时也在燃爆它们生成的数据量。数据量越来越大，随之而来的是存储和快速访问需求，DDR5之类的技术变得空前重要。数据中心需要持续存储、传送和处理这些数据，推动着高速信令的极限，也给内存带来了前所未有的测试挑战。
具体有哪些变化？DDR5与DDR4差别很大，实际上更像LPDDR4，DDR5带来9个变化。
速度更快！第一个，也是最重要的一个，数据速率达到6.4 Gbps，而DDR4最高只有3.2Gbps。规范中还有一条，在未来几年内把速度上限推高到8 Gbps以上。通道结构与LPDDR4类似，ECC中也有两条独立的40位通道。还有更高的预读取、更高的突发长度和更高的行列组，这些都提高了效率，实现了高速模式。
DDR5带来的另一大变化是写入不再居中。DQS和DQ之间有固定的偏置，因此我们不能只在示波器上测量DQS和DQ之间的延迟，以推算出是读还是写。不再这么容易了！读写突发分隔都将变得更加复杂。
新的时钟抖动测量。DDR5引入了Rj、Dj和Tj测量，代替了周期和周期间抖动测量。Rj指标在最大数据速率下变得非常紧。优秀的信号完整性对满怀信心地测量这些参数变得至关重要。
反嵌在更高的DDR5数据速率下将变得非常关键。反嵌是一种移除探头和内插器负载的技术。它还用来把探测点以虚拟方式从DRAM球移到DRAM芯片，以使反射达到最小。我们想看到Rx看到的是什么。为成功地创建反嵌滤波器文件或传递函数，要求s-par文件，而且数量很多。想法是在SOC封装、电路板模型、DRAM封装、内插器、探头及IO设置中使用s-par模型，比如Tx驱动强度和Rx ODT (如有)，尽可能如实模拟DDR通道。如果没有s-par模型，还可以使用简单的传输线参数，如传播延迟和特性阻抗，这通过在示波器屏幕上测量反射来实现。
我们将第一次在接收机中有Rx均衡、4阶DFE。DDR5提高了数据速率，而不用把DQ总线迁移到差分信令，也就是说，DQ总线仍是单端的，与DDR3/4相同。然而，内存通道有大量的阻抗失配点，由于反射而提高了整体ISI。在数据速率超过4800 Mbps时，DRAM球的数据眼图预计会闭合。DDR5 DRAM Rx实现了4阶DFE，帮助均衡DQ信号，在接收机锁存数据后张开数据眼图。此外，RCD的CA Rx还需要DFE，以确保可靠地捕获信号。
DDR5另一个明显变化是包括一条环回通道。看一下DDR5的引脚图，您会发现专用的DQS/DQ环回引脚。其用来实现独立DRAM RX/TX表征。环回通道至关重要。事实上，我们正是通过环回通道，才知道接收机真正实时做了哪些位决策。它是所有不同接收机之间共享的一条单线，由于信号完整性差及其他原因，我们只能发回每第四个位或每第二个位，所以有充足的时间，能够确保外部接收机或误码检测器能够以100%准确度校验片上Rx的质量。
DDR5需要使用BERT和/或通用码型发生器进行独立DRAM Rx/Tx测试。这要求一套全新测试，包括电压和频率灵敏度及压力眼图测试，DDR3/4中是没有这些测试的。概念很简单，任何人都应能够使用标准化JEDEC夹具，根据JEDEC规定的测试程序，执行标准测试，确定DRAM Rx/TX的健康状况。
准确的压力校准将成为DDR5 RX测试中的大问题，而且要获得准确的S参数模型，这两者都必须进行估算并测量，包括所有段。另一个关键特性是能够准确地或很好地猜出测量深度及示波器记录长度，这样就不会浪费太多的时间。
DRAM Rx/Tx测试将面临巨大的数据库管理问题。数量庞大的s-par文件、反嵌模型和测量结果的自动化和管理，将变成一个噩梦。想象一下，不同厂商多种DIMM配置，以不同速度等级测试80多个引脚，这将非常非常困难。
与DDR3/4相比，DDR5改善了带宽、密度和通道效率。但数据传送速率越高，信号速度越快，要求一致性测试、调试和验证的测量性能越高。泰克科技去年7月推出TekExpressDDR5发射机解决方案，其改善了自动化程度，工程师可以克服各种DFE所带来的分析挑战，采用用户自定义采集和DDR5去嵌技术及串行数据链路分析(SDLA)技术，满怀信心地、高效地验证和调试DDR5设计。了解DDR5固有的差异有助于
如需更深入了解这些差别，以及与最新DDR5标准相关的其他棘手的测量挑战，请点播网络研讨会https://www.tek.com.cn/memory-technologies。
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