如表1提到的，彻底了解电感电流对设计性能优异的PFC电感很有帮助。设计或选择一个合适的电感，我们需要考虑以下4个关键的电流值，他们都可以通过仿真得到。
IPHASE,RMS，解决散热问题（图17）
IPHASE,PEAK，计算磁芯的磁饱和度（图18）
IRIPPLE,PEAK-PEAK，估算磁芯损耗（本次仿真不包括磁芯损耗，但建议另外计算）
VPHASE,PEAK，定义绕组的绝缘等级
图20显示了在不同VPHASE-NEUTRAL电感纹波电流的峰-峰值。感值为245μH时的纹波电流比130μH的情况小40%。另一个细节是我们通过仿真知道了实际的IRIPPLE,PEAK-PEAK如何在在波形过零点和顶点达到最大和最小值的。图21和图22体现了这些差异。
我们还可以看到实际的纹波电流曲线和频率的形状在同一个点是有差别的。这样的情况在SVM里比较常见且并不会造成问题。（我们不会在本文对这一内容进行深入讨论，但它与CCM和DCM中的变换过程有关。）
电感设计需要考虑纹波电流的最大峰-峰值。设计电感的另一个重要因素是电感的耐压值。图23和图24体现了这些数值。
图20. 电感纹波电流和和输入电压值、感值和输出容值的关系
图21. 峰值电流正弦波形时的电感电流细节。条件：B相，VIN=230V，POUT=26.5kW，LPFC=245μH。波形参数：IPHASE,RMS=38.9A，IPHASE,PEAK-PEAK=4.1A。X轴：10 μs/div。
图22. 电流正弦波形过零点时的电感电流细节。条件：B相，VIN=230V，POUT=26.5kW，LPFC=245μH。波形参数：IPHASE,RMS=38.9A，IPHASE,PEAK-PEAK=5.58A。X轴：10μs/div。
图23. 峰值电感电压和输入电压值、感值和输出容值的关系。
图24. PFC电感电压包络仿真。典型采用SVPWM的系统波形。
在三相PFC系统和逆变器中，相线、零线线（N）地线（PE）与转换器的直流负输出（-VDC）之间可能出现电压差，因为系统的前后部分没有进行电气隔离（在PFC部分）。所以在仿真和开发过程中必须要考虑这个可能性。
图25是输入和直流负输出（-VDC）的电压包络，以及零线或地线与直流负输出的压差。图26和图27表现了电压从-300V提高至+1100V的过程。我们需要至少在设计电感和PCB时考虑到这些电压等级。如此高的电压可能会造成PCB上器件和电感的隔离问题。除此之外，零线/地线与直流负输出之间的高压和dV/dt会带来不同性质的噪声，尤其是连入PFC输出的系统会特别容易受到共模噪声的影响。
之后的硬件测试和评估阶段，零线/地线和负输出电压之间的高电压可能需要额外小心和额外的安全措施。仿真在揭示必须解决的问题方面再次发挥了重要作用，帮助我们实现稳健的设计，也有利于今后的开发过程。
有趣的是，零线/地线到直流输出GND电压的包络被三倍的电网频率影响，调制深度与PFC电感的饱和度有关（图25）。这些现象受到PWM调制策略的影响，在我们的案例中，对应于在SVPWM系统中看到的包络。
图25. 相电压和零线/地线到DC输出地线的电压包络
（a） （b）
图26. A相到直流负输出（-VDC）的最大电压差（a）和最小电压差（b）和输入电压值、感值和输出容值的关系
（a） （b）
图27. 地线到直流负输出（-VDC）的最大电压差（a）和最小电压差（b）和输入电压值、感值和输出容值的关系
在功率因数校正之后，PFC系统的主要工作就是提高直流母线电压（boost dc-link voltage）并保持在参考值。直流母线电容作为boost电容，还需要有效地处理负载连接到输出端时产生的电流纹波。仿真能够帮助我们了解一旦实际硬件系统建立完成后这两个变量（直流母线电压以及纹波电流）将会如何变化。
图28告诉我们电容的输出电流不会随着电感或电容值的变化而急剧变化。另外，±10%的输入相电压VPHASE变化会带来约±15%的纹波电流变化（图29）。
输出的交流电压分量（VPEAK-PEAK）与输入相电压VPHASE无关，但会被DC输出电容和寄生等效电阻（ESR）所影响。图30展现了4倍VPEAK-PEAK下的最差情况，4个470μF电容并联。
图28. 输出电容电流ICAPACITOR,RMS和输入电压值、感值和输出容值的关系
图29. 典型的输出电感波形。条件：VIN=230V，POUT=26.5kW
结果：ICAPACITOR,PEAK-PEAK=58A, ICAPACITOR,PEAK=25A, ICAPACITOR,RMS=24.78A。X轴：10μs/div。
图30. 输出电容纹波电压输入电压值、感值和输出容值的关系
验证PFC部分的开关性能的一个关键参数是开关速度（图31），或者MOSFET的dV/dt。理论上来说，开关速度越快，损耗越低，效率越高。然而，仍然有其它因素限制开关速度。比如，开关管本身承受这种高梯度变换或EMI或其他快速开关产生的共模（CM）噪声的能力。
图31. PFC MOSFET的开启波形
图32显示在本模拟中给出的配置下，dV/dt值超过了66V/ns，唯独宽禁带技术才能对应这样的高速开关。实际上，如此高的dV/dt仍然会有高风险（即使是SiC模块），寄生电感产生的超高过压尖峰可以轻易的超过器件的耐压上限。
图32. 低边A相 SiC MOSFET开关速度和输入电压值、感值和输出容值的关系
调整栅极电阻是最简单的方法来减少dV/dt。更大的栅极电阻值能减少开关速度，同时减少整体设计的风险，但也会带来缺点，即少许的功率损失（因为开关速度没有那么快）。基于这项仿真的结论，我们决定做一个折中方案，换一颗阻值大一点的栅极电阻（1.8Ω—>4.7Ω）以确保MOS管导通时的dV/dt在25V/ns左右。这将作为验证实际硬件板时的初始值。
另一个影响开关效率的因素是开启电流。图33展示了仿真时得到的开启电流。不过，该系统的效率已经在以前得到验证，目前还没有预见对开启方式进行重大修改。
图33. 低边低边A相 SiC MOSFET最大开启电流和输入电压值、感值和输出容值的关系
至于关断转换，我们也采取了类似的方法。图34、35和36显示了这些模拟的结果。使用100kΩ吸收电阻时，关断过程也很快速（高达40V/ns）。在测试板中，我们也会提高电阻以将关断dV/dt等级保持到25V/ns左右。
图34. PFC MOSFET的关断波形
图35. 低边低边A相 SiC MOSFET最大开启电流和输入电压值、感值和输出容值的关系
图36. 低边A相 SiC MOSFET开关速度和输入电压值、感值和输出容值的关系
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