Cadence推出Joules RTL Design Studio，将RTL生产力和结果质量提升到新的高度

中国上海，2023年7月17日——楷登电子（美国Cadence公司，NASDAQ：CDNS）近日宣布推出Cadence^® Joules™ RTL Design Studio——这款新的解决方案可为用户提供实用的洞察，有助于加快寄存器传输级（RTL）设计和实现流程。前端设计人员可以在一个统一的界面使用数字设计分析和调试功能，在进入实现阶段之前全面优化RTL设计。借助这一解决方案，用户可以通过Cadence领先的AI产品系列，利用生成式AI进行RTL设计探索和大数据分析。Joules RTL Design Studio有助于用户快速准确地得出物理估计值，最多可将RTL生产力提升5倍，并实现高达25%的结果质量（QoR）改善。vWKednc

Joules RTL Design Studio扩充了Cadence现有的Joules RTL Power Solution解决方案，通过增加对功率、性能、面积和拥塞（PPAC）的可见性，覆盖了物理设计的方方面面。此外，这款新工具还附带一系列有助于提升生产力的功能和优势，包括：vWKednc

• 独树一帜的智能RTL调试辅助系统：提供早期PPAC指标，在整个设计周期（逻辑、物理、生产实现）内提供实用的调试信息，帮助工程师进行假设分析，探索潜在的解决方案，尽量减少迭代，提升设计性能。

• 依托成熟引擎：Joules RTL Design Studio与Innovus^™ Implementation System、Genus^™ Synthesis Solution和Joules^™ RTL Power Solution共用相同的强大引擎，用户可通过同一个GUI访问所有分析和设计探索功能，优化结果质量。
• 集成强大的AI技术：Joules RTL Design Studio与生成式AI解决方案Cadence Cerebrus^™ Intelligent Chip Explorer集成，用于探索不同的设计空间场景，如布线图优化、权衡频率和电压。此外，Cadence Joint Enterprise Data and AI (JedAI) Platform可针对不同的RTL版本或前几代项目进行趋势和洞察分析。
• 集成lint检查器：工程师可以循序渐进地运行lint检查器，提前排除数据和设置问题，减少错误并缩短设计完成时间。
• 统一界面：给RTL设计人员带来了友好高效的使用体验，反馈物理实现情况，定位并分类违例问题，分析瓶颈所在，以及RTL、原理图和layout交互查询。

“现在，RTL设计人员可以快速获取PPAC调试所需的所有物理信息。以往，他们只能等到实现阶段才能获得这些信息，而这个过程短则几天，长则数周，”Cadence高级副总裁兼数字与签核事业部总经理Chin-Chi Teng博士表示，“Joules RTL Design Studio让设计人员可以尽早发现并及时解决各种挑战，最终加快产品上市。我们的此番努力再次兑现了我们的初始目标：将RTL收敛速度提升5倍，并实现25%的结果质量改善。”vWKednc

Joules RTL Design Studio是更广泛的Cadence数字全流程的一部分，助力客户加快设计收敛。新推出的工具和更广泛的流程支持公司的智能系统设计（Intelligent System Design^™）战略，旨在实现系统级芯片（SoC）卓越设计。如需详细了解Joules RTL Design Studio，请访问www.cadence.com/go/joulesrtldspr。vWKednc

客户反馈：vWKednc

“我们的工程师实现了高效的分析，将生产力提高了2-3倍，大大减少了RTL设计师和实现团队之间的迭代。Joules RTL Design Studio为我们提供了一种强大、高效的方法，使我们可以根据逻辑和物理原因查找时序违例问题并对其进行分类，还可以执行瓶颈分析，对RTL、原理图和layout进行交叉查询。与我们之前使用的从前至后的设计流程相比，我们现在能够更早发现设计问题。将其与Cadence数字全流程（Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution）一起使用，有助于显著缩短我们的设计工期。除了目前正在进行的设计外，我们还计划使用 Joules RTL Design Studio来提高未来项目的设计效率。”vWKednc

- Shunji Katsuki, general manager, SoC System Development Division, Global Development Group,SocionextvWKednc

“我们的RTL设计团队致力于打造优异的硅产品，以更高的性能和更低的功耗提供更智能的用户体验。要想实现这一目标，他们需要基于对功率、性能、面积和拥塞的早期估计做出设计决策。Joules RTL Design Studio能够实现精确的物理原型验证，让我们的设计人员可以信心满满地大胆创新，减少了前端和后端团队之间的迭代，因此联发科可以更快地将各种独具优势的产品推向市场。”vWKednc

-Harrison Hsieh，vWKednc

senior general manager of Silicon Product Development, MediaTekvWKednc

“在设计周期的早期阶段找到RTL瓶颈对于IP开发至关重要，这有助于实现快速更新，提高RTL质量并改善PPA结果。特别是对于Arm，Joules RTL Design Studio可以帮助我们找到与拥塞和深层逻辑相关的问题所在，从而节省寻找根本原因的大量时间。”vWKednc

-Mark Galbraith, vice president of Productivity Engineering,ArmvWKednc

“随着系统级芯片的功耗密度不断增加，高能效设计的重要性与日俱增。为此，我们在进一步增强RTL层面的优化方面付出了不懈努力。现在，通过利用Cadence的Joules RTL Design Studio，我们能够在设计阶段的早期进行高效准确的功率细化分析。它能够进行功耗预测，助力我们快速完成RTL优化迭代，确保设计团队显著加速RTL优化。”vWKednc

-Zejian CAI，COT Methodology，T-Head, AlibabavWKednc

关于CadencevWKednc

Cadence是电子系统设计领域的关键领导者，拥有超过30年的计算软件专业积累。基于公司的智能系统设计战略，Cadence致力于提供软件、硬件和IP产品，助力电子设计概念成为现实。Cadence的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence已连续九年名列美国财富杂志评选的100家最适合工作的公司。如需了解更多信息，请访问公司网站www.cadence.com。vWKednc

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