TSMC在今年四月份展示了其硅光平台的路线图，在2025年实现适用于可插拔光模块的1.6T光引擎，在2026年利用CoWoS封装技术实现适用于CPO场景的6.4T光引擎, 后续进一步发展用于Optical IO场景下的12.8T光引擎，如下图所示。在今年的IEDM 2024大会上，TSMC交上了今年的成绩单，展示了更多的技术细节，信息量非常大，小豆芽这里整理汇总下相关的结果，方便大家参考。
（图片来自https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package）
TSMC的COUPE(Compact Universal Photonic Engine)平台采用65nm工艺，晶圆为12寸。波导CD和刻蚀深度均可以实现晶圆级2nm的加工精度，除了硅波导、氮化硅波导、Ge外延等传统的加工工艺之外(如下图所示)，COUPE平台中包含6层金属，而不像一般硅光foundry的两层金属。多层金属有助于进行更大规模光芯片的金属走线。另外由于TSMC强大的先进封装能力，COUPE平台中EIC与PIC已经bonding在一起，而其它的fab一般只完成硅光芯片的加工，后续的贴片打线等工艺需要客户自己完成。
(图片来自文献1)
1. 高性能的硅光器件库
TSMC的硅光PDK库如下图所示，除了典型的光器件之外，还包含APD、DMRR、temp sensor等器件。
(图片来自文献1)
具体来说，PDK库的器件性能如下：
1) 单模和多模硅波导的传输损耗分别为0.67dB/cm和0.20dB/cm。
2) 氮化硅波导采用PECVD工艺，单模与多模波导的传输损耗分别为0.21dB/cm和0.14dB/cm。
3) 单偏振和双偏振光栅耦合器的耦合损耗分别为1.3dB和2.0dB, 测试结果如下图所示。
(图片来自文献1)
4) 基于SiN波导的端面耦合器耦合损耗为1.2dB, PDL为0.18dB。
5) 微环调制器的调制效率为0.35V*cm, 插损在6dB/4dB的EO带宽分别为63GHz/76GHz，测试结果如下图所示。
（图片来自文献1）
6) 适用于DWDM场景下的微环谐振器(MRR)，采用了级联双环的设计，共振波长在wafer内的1σ值为0.7nm，下图为16个MRR的光谱结果，波长间隔为200GHz(1.1nm)。
（图片来自文献1）
7) Ge探测器的响应率接近1A/W, 反偏电压1.5V时的暗电流为4.5nA, 3dB带宽可以达到110GHz。
(图片来自文献1)
TSMC通过光栅耦合器的峰值波长、MRR的共振波长分布来表征晶圆级波导CD和深度的控制能力，整体上可以实现2nm内的加工精度，测试结果如下图所示。
(图片来自文献1)
2. 高密度、低损耗的光耦合方案
COUPE PDK中的光栅耦合器与端面耦合器的耦合损耗都超过了1dB，对于硅光系统的链路预算来说，这两个器件的性能还不够优秀。为此，TSMC进一步开发了耦合损耗更低、更高密度的光学封装方案。其原理如下图所示。在COUPE平台基础上，开发了COI(complimentary optical interconnect)和iFAU(integrated fiber array unit)组件。
(图片来自文献2)
在Si波导下方加工出多层SiN波导，可能在SiN波导上加工出光栅结构作为BMR(bottom mirror)将光束偏转到竖直方向上，这一部分称为COIB。在光引擎的上表面加工出硅微透镜，对光束进行扩束。COIT部分也是类似的微透镜和光栅结构，空间光束重新进入到SiN波导中，进而与光纤进行耦合。
该方案的一个好处是克服了edge coupler端口密度不高的问题，传统方案中edge coupler只能出现在芯片边缘，芯片宽度与光纤间距决定了最大的光口通道数目。TSMC的方案可以实现多排的光口输出，与二维光纤阵列进行耦合，大大提高了端口密度，如下图所示。目前TSMC已经实现了两排FAU组件的研制，下一步研发计划是四排，进一步提高光口数目。
(图片来自文献2)
整个端面耦合器在1310nm处的TE模耦合损耗为0.08dB，TM模的耦合损耗为0.05dB。在1260-1360nm波段范围内的耦合损耗都小于0.2dB，测试结果如下图所示，性能非常之优秀！该端面耦合器的横向容差为1.6um/0.5dB, 纵向容差为36um/0.5dB。考虑到封装过程中光纤阵列与光芯片的对准容差，光口整体的耦合损耗可以做到1.8dB以下。
(图片来自文献2)
TSMC对比了Si波导与SiN波导在大功率下的损耗，在较大光功率下，Si波导会存在双光子吸收、热效应，带来额外的插损，甚至损伤。SiN波导则没有这些问题，出光功率随着入光功率线性变化，如下图所示。
（图片来自文献2）
3. 光学Fanout技术实现大规模光电混合计算
在COUPE平台基础上，TSMC进一步发展了低损耗的SiN波导技术，如下图所示，首先将原有PIC的硅衬底去除，进而加工出了4层SiN波导。1um与2.1um宽度的SiN波导传输损耗分别为0.1dB/cm与0.02dB/cm。简单计算下，30cm的传输损耗仅有0.6dB。基于超低损耗的SiN波导，可以实现芯片内长距离的光信号传输，TSCMC将此技术命名为PIFO(photonic interconnect fanout)。
(图片来自文献3)
借助于PIFO技术，TSMC实现了512x512规模的光电混合计算DOC(Digital Optical Computing System)。对于NxM的DOC系统，其架构如下图所示。在芯片的左侧有N个输入信号调制器，下方有M个权重调制器，输入与权重通过调制器加载到光信号上，接着每路光信号都通过fanout分光结构，将光信号传递到每一个计算单元(下图中的每一个灰色方块)处的两个探测器，探测器重新将信号转换到电域上，进而完成乘加运算MAC(multiply-accumulate)。该方案最初是由MIT D. Englund研究组在文献4中提出，在光域上完成信号的传输，在电域上完成MAC运算。
(图片来自文献3)
单个计算单元的面积只有25um*25um，TSMC设计了只有6um^2的分束器，其插损为3.25dB，该分束器作为光学Fanout结构中的基本单元，并且设计了小尺寸的弯曲半径，15um半径的弯曲波导损耗为0.05dB。整体上比传统分光结构更加紧凑，如下图所示。
(图片来自文献3)
1分512的光学fanout的插损约为35dB，本身分光的损耗约为29.3dB，剩下的5dB损耗一部分来源于用于测量的crossing结构，一部分来源于传统弯曲波导。1分512结构的测试结果如下图所示。
(图片来自文献3)
TSMC给出了DOC系统下一步的发展路线，通过优化工艺，最终可以实现4096*4096规模的矩阵运算，单个计算单元的面积为32um*32um。该系统的能效为0.08pJ/MAC, 计算精度为8位，性能比传统方案提供了20倍。功耗拆解的话，调制器部分的功耗为0.2pJ/bit, SRAM部分的功耗为0.1pJ/bit, EIC进行MAC的功耗为0.025pJ/MAC。
(图片来自文献3)
TSMC在CPO、Optical IO和光电混合计算这三个方向都在布局，借助于其强大的芯片加工制造和先进封装能力，在其硅光COUPE平台上进一步开发了相应的新技术方案。COUPE硅光平台相比于传统硅光器件库，开发了Optical IO场景所需的微环调制器与微环谐振器，谐振波长可以控制在2nm以内。从CPO应用需求角度出发，在PIC上方加工出COI组件，可以形成两排光口输出，实现高密度、低损耗的光学耦合，耦合损耗低于0.2dB。为了实现大规模的光电混合计算系统，开发了PIFO技术，在PIC背面开发了超低损耗的多层SiN波导，传输损耗只有0.02dB/cm。多层SiN波导在COUPE平台上扮演了非常重要的角色。去年9月份曾经有新闻报道，TSMC与Nvidia、Broadcom等合作开发硅光技术，并组建了200多人的研发队伍。如此大的投入，时隔一年即交上了一个满分的答卷，令人拜服。对于TSMC来说，可能不害怕多么脑洞大开，他们都可以想办法加工实现。
参考文献：
1. S. K. Yeh, et.al., "Silicon Photonics Platform for Next Generation Data Communication Technologies", IEDM 2024
2. H. Hisa, et.al., "EPIC-BOE: An Electronic-Photonic Chiplet
Integration Technology with IC Processes for Broadband Optical Engine Applications", IEDM 2024
3. C. Fann, et.al., "Novel Parallel Digital Optical Computing System
(DOC) for Generative A.I. ", IEDM 2024
4. L. Bernstein et al., "Freely scalable and reconfigurable optical hardware for deep learning," Scientific Report 11, 3144(2021)
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