首款可优化所有处理器内核的标准单元库和存储器套件DesignWare HPC

让处理器实现最快的速度、最小的面积以及最低的功耗是芯片级设计师们一直不断追寻的目标，如何在这三者之间取得最优化的平衡是设计师们一直面临的重要挑战。近日，新思科技(Synopsys)发布标准单元库和存储器套件DesignWare HPC，可针对所有处理器内核进行优化处理。这是首款针对CPU、GPU、DSP都可进行优化处理的套件。 通常来说，芯片设计公司在向ARM、Imagination和CEVA这样的IP公司购买IP核之后，需加入标准单元库以及存储器套件经EDA工具处理，将原本的软IP核硬化得到最终放在芯片中的处理器内核。Synopsys的DesignWare IP就是一套包括经过硅验证的嵌入式存储器和标准单元的库，已经成功应用在超过30亿个已发货的芯片中。Synopsys逻辑库产品市场经理Ken Brock表示：“我们的DesignWare HPC就是在原有标准单元库及存储器套件的基础上，新增了125个新的存储单元和存储器，从而实现对处理器内核的进一步优化。” 众所周知，不同的处理器内核有着不同的应用需求，例如：对于CPU内核，人们最关心的是它的性能。对于GPU核，人们看重的是其面积和功耗。而对于DSP内核，如果是应用在手机或平板上，面积和功耗是主要的关注点；若用在基站上，则性能更为重要。以Imagination公司的PowerVR Series6 GPU为例，通过采用DesignWare HPC设计套件，其内核功耗降低达25%、面积缩小达10%。其中一些模块的面积改善甚至达到14%。这10%的面积减少是意义非凡的，在平板电脑的处理器中，GPU大约占据了40%的面积。Synopsys公司业务拓展总监Jay Chiang介绍：“在28nm的工艺下，每个芯片4%的面积减少意味着可以将成本降低25美分。”对于总的出货量来说，这将是一个可观的数字。 那么，DesignWare HPC是如何达到这样的优化成果呢？主要有以下几点：首先，在提升性能和功耗方面，采用了特殊的触发器来实现。以功耗为例，在SoC设计中，时钟占据了25%~30%的动态功耗，该方案通过多比特触发器(multi-bit flop)及特殊的设计降低了这方面的功耗。其次，在存储器方面，通过超高密度二端口SRAM，比通常的高密度二端口方案面积减少了48%、功耗降低了33%。第三，通过快速缓存存储器以及性能经调整的触发器，相比之前的DesignWare Duet套件，速度提升了10%。 据介绍，为了帮助设计团队在最短时间内实现其处理器和SoC的设计目标，Synopsys还提供了优化的设计流程脚本和专家内核优化咨询，包括FastOpt实现服务，在四到六周时间内就可以实现经优化的处理器内核。 《电子技术设计》网站版权所有，谢绝转载