首款ASIC级UltraScale架构FPGA支持新一代智能系统更高性能要求

FPGA进入到28nm工艺节点之后，随着功耗、成本以及利用率等多方面瓶颈的突破，其触角越来越多地延伸至ASIC的应用领域。继在28nm取得瞩目成绩后，赛灵思(Xilinx)再次发力，在20nm工艺节点上继续领先，投产业界首款20nm All programmable器件，并发布行业第一个ASIC级可编程架构UltraScale。这一创新的架构从布线、时钟、功耗管理等多个方面各个击破，并通过赛灵思的Vivado设计套件进行协同优化，可比同类竞争产品提前一年实现1.5倍~2倍的系统级性能和可编程集成度。 UltraScale架构 赛灵思公司全球高级副总裁汤立人(Vincent Tong)在接受本刊记者采访时说，UltraScale架构是在完全可编程架构中应用尖端的ASIC技术，能从20nm平面FET扩展至16nm鳍式FET甚至更先进的技术，并可从单芯片电路扩展为3D IC。UltraScale架构不仅可以解决系统总吞吐量扩展和时延方面的局限性，而且还能直接突破高级节点上的头号系统性能瓶颈，即互连问题。 高效布线方式解决拥塞问题 汤立人告诉记者，互连是影响系统性能的首要问题，在UltraScale架构中加入了类似高架一样的快速通道，将流量从经常“拥塞”的路口分流到另一端。虽然有些逻辑单元并不相邻，但这些新增的快速通道可供这些单元间的传输数据实现逻辑上的链接，从而让UltraScale管理的数据量呈指数级上升。此外，在Vivado设计工具的协助下，更是将UltraScale架构下的系统性能和器件利用率大幅提高，利用率甚至可达90%以上，这一数字大大缩小了FPGA和ASIC之间的距离。汤立人表示：“在此之前，器件利用率最多达到70%~80%，UltraSale布线架构从根本上完全消除了布线拥塞问题。” 据介绍，传统的FPGA布局布线工具依靠模拟退火作为主要的布局优化算法，无法估计拥塞程度。要满足新一代应用对于海量数据流、多Gb智能包处理以及多Tb吞吐量的要求，需要采用宽总线并要求时钟歪斜为零。Vivado利用多变量成本函数找出最优布局方案，让设计人员快速确定布线方案。与采用其他解决方案相比，这种方式的运行时间更短且结果的变化程度更小，实现设计收敛所需的迭代次数更少，从而达到高性能和高利用率。 类似ASIC时钟实现高吞吐量 通常来说，高速系统需要512位~2048位宽度的总线，在这样的速度下，一半的时钟周期中都会发生时钟歪斜。UltraScale架构可提供类似ASIC的多区域时钟功能，让设计人员可以将系统时钟放在整个晶片的任何最佳位置，从而使系统时钟歪斜降低多达50%。这也是该架构与前几代可编程逻辑器件所采用的时钟方案的最大不同和重大改进之处。 满足新一代系统级功耗需求 功耗一直以来是FPGA产品需要解决的重要问题，要想打入ASIC市场，有效降低功耗是重要砝码之一。通过采用低功耗半导体工艺，并通过芯片与软件技术实现宽范围静待与动态电源门控，UltraScale架构可将系统总功耗降低至赛灵思7系列的一半。FPGA功耗的有效管理减轻了设计人员在功耗预算和散热管理方面的压力，此外，也意味着产品有能力向更高的速度迈进，汤立人认为，这两点对满足新一代应用不断提高的要求极为重要。 扩展All Programmable产品系列 赛灵思的几大系列产品中，在20nm节点，KINTEX和VIRTEX系列已经有基于Ultrascale架构的设计，预计将于今年第四季度推出相关产品。例如，用KINTEX UltraScale的超高清视频处理以及256通道超声图像处理方案，基于VIRTEX UltraScale的4×100GMuxSAR OTN交换产品等等。未来ZYNQ系列也将有基于20nm的产品推出。在16nm节点，未来赛灵思将向FinFET晶体管技术扩展，将能提供更高的性能、容量及更低的功耗。 《电子技术设计》网站版权所有，谢绝转载