用于高速密集并行总线通信的零和信号方法(第2部分)

仿真环境和关联的HPC系统假设 在这一节中，我们讨论用于评估比拼传统差分和单端机制的零和信号概念的详细模型。为了方便讨论，假设读者对并发开关噪声及其对传统HPC系统中的信号完整性的影响、还有差分与单端信号的基本原理有基本的理解。对并发开关噪声、基本建模和仿真原理的一般性讨论可参考[10]、[11]、[12]、[13]。 如前所述，零和信号概念背后的理论相对简单，不过实际使用中仍定义了有限的一些例子[14]、[15]。简单地说，这个概念建议使用编码后的字来实现发送电路中的电流抵消，从而通过抑制电流瞬态(di/dt)降低并发开关噪声。在理想条件下，根据基本的L*di/dt关系，电流抵消可以明显地减少并发开关噪声。但典型的HPC应用远非理想情况。反射、损耗、封装寄生、电源/地引脚比例以及电源/地引脚分布都是潜在的实际HPC系统属性，可能减弱零和信号实现的效果，具体取决于缓冲器电流实际是如何传播的。 图3显示了仿真的系统单元和仿真实体的一些描述。出于这些仿真的目的，包含仿真环境的模型和假设可同等地应用于处理器到处理器或处理器到存储器链路。任意设计目标是在每对处理节点之间提供32比特宽的链路。这条链路可以使用差分信号(需要64条线)、单端信号(需要32条线)或零和信号(要求34至40条线，取决于允许的差值水平，并取决于组合在一起形成单根零和总线的走线数量)提供。I/O缓冲器被组合成部件(“片”)，如图3所示，每个片能够支持多达40个单端或20个差分缓冲器。这种分割方法得到了Altera Stratix IV FPGA芯片和封装架构的松散采纳，采纳的主要目的是用于PDN建模。下面将进一步讨论这种架构的含义。

图3：用于在处理器到处理器互连环境中评估零和信号概念的象征性系统概念。
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这一节在仿真环境中通过理论研究来进一步理解在更加“实际”应用中的零和信号的概念和潜在限制。仿真环境的创建目的是比较单端(SE)、零和(ZS)和差分(DIFF)这三种信号链路架构的性能。后文将详细讨论针对这些架构的仿真环境，并介绍仿真结果和结论。

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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构 为了模拟更加真实的应用环境，我们为三种信号架构分别创建了图4所示的仿真结构(代表与处理器节点的一个“片”相关的整个系统元件集，如上图3所示)。出于这些仿真的目的，我们假设与零和信号评估相关的突出系统功能对每个片来说应基本独立，因此只仿真了一个片。完整仿真的片如图4所示。这张详细的图描述了调整链路仿真架构的许多方面，今后还会经常被引用。基本环境由3个主构建模块组成：传送缓冲器，裸片上的电源分布网络(PDN)和无源印刷线路板(PWB)通道。随后的小节将介绍图4勾画出的整个链路结构的每个部分。 点击查看大图

图4：用于评估零和、差分和单端缓冲器配置及对并发开关噪声影响的仿真架构的一个“片”。(41122v2)
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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：发送缓冲器 链路开始于一个用作推挽式串联源端接式(SST)输出缓冲器的晶体管模型，就跟许多串行器/解串器(SerDes)实现中使用的那样。这种发送器设计有一个50Ω的串联输出电阻，当无终端工作时具有0至1VDC的满摆幅，当端接一个匹配的50Ω阻抗时摆幅大约为0.25V至0.75VDC。选择这种缓冲器主要受以前经验的影响[16]，还因为需要高速能力来突出与频率有关的通道和PDN。 在大多数差分模式应用中，一般使用真正电流导引的差分缓冲器实现并发开关噪声(SSN)免疫。然而，为了就这次的比较研究提高三种架构下的一致性，使用了两个单端SST缓冲器拷贝来近似一个差分发送器。使用两个这样的缓冲器并不能保证获得用电流导引所能实现的传统SSN免疫性能，而且在差分情况下可能导致过度悲观的仿真结果。因此需要注意的是，这里描述的差分条件只是准差分性质，并不是所有从实用差分信号中获得的传统好处都得到了建模。然而，出于这些仿真研究目的，我们相邻这个缺点不是很重要。正如下面的仿真结果要表明的那样，仿真模式能够清晰地反映电流开关中的差异以及单端与差分信号最终SSN之间的差异，因此我们相信这里描述的零和结果是有效的。

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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：片载无源电源分布 裸片上的I/O电源分布被建模为RLC网络，如图4左下方所示，旨在模拟FPGA或ASIC设计中的金属和电介质材料引起的寄生参数。用于这个仿真操作的无源RLC参数是用一系列简化有关片上几何与结构的假设进行估计的。例如，假设用于片上电源和地的金属带可以用传统传输线近似方法建模，因而得到：

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其中Zo代表单位为Ω的特征阻抗，.r是介电常数，c是光在真空中的速度，L和C分别是电源/地网络中单位长度的电感和电容。进一步假设电源/地的特征阻抗为100Ω(粗略选择的值，代表无意耦合的、物理上分开的电源与地走线)，介电常数为4(CMOS线尾电介质的典型值)，缓冲器到缓冲器间距为190um(典型的裸片块间距)，然后使用公式3和公式4计算集总模型的L和C值，并归档于表6中。片上电阻用来自IBM 45nm芯片技术的金属几何与材料假设进行近似。(表6中的参考标志符与图4中的值有关联)。

表6：片上的PDN RLC参数定义。
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与现代芯片设计相比，有些几何假设似乎有点悲观。例如，当前的ASIC设计师已经认识到SSN问题，因此经常会增加大量片载电容以减轻电压轨问题。然而，在本次研究中，有必要创建一个性能不如预期的PDN，以便使信号劣化更加明显，在可以建立的信号类型之间便于比较。因此性能稍差的PDN网络是需要的，也就没有包含大量片载电容。事实上，我们可以利用这样几个参数作为可调整的手段来提高或降低PDN性能。 图3所示的概念化系统例子在元件之间使用了32位宽的总线，并被实现为SE、DIFF和ZS信号之间比较的基准。借助图4左下方定义的标准I/O单元，一部分单元被组合在一起，如图4左上方为三种架构化测试案例中的每一种提供的通用MxN矩阵中显示的那样，其中包括了32个SE单元、64个DIFF单元(32个差分对)和36个ZS单元。每个部分中I/O单元的物理安排以及电源/地引脚的分布都是PWB过孔引脚片分布的镜像，下面还将更详细的讨论。

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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：印刷线路板 仿真架构中最有影响的元件也许是PWB过孔引脚片，因为它是造成信号环路电感的主要因素。引脚间距、长度和直径以及相互间的比例、信号和参考引脚的位置都会影响总的环路电感，并直接引起并发开关噪声(SSN)。图5显示了针对每种测试案例建模的过孔引脚片I/O和电源/地分布。虽然是在PWB过孔引脚片的背景下讨论的，但片上I/O和电源/地单元的MxN矩阵采用相同的组织版图。这种安排，特别是电源/地到信号的比例，基本上以Altera为Stratix IV FPGA提供的参考设计为依据。Altera设计中的复杂安排被更对称的方法进行了简化，因此引脚片很容易在三种架构间缩放，同时维护某种几何一致性。引脚间距假设为1mm，过孔长度被建模为100mil，每一种都是相对典型的现代ASIC或FPGA封装和PWB实现。每个信号、电源和地引脚通过过孔引脚片布线到I/O片，图4中的表格显示了每个的数量，图5则有进一步的说明。 需要注意的是，这些引脚输出没有必要针对最小可能SSN进行优化，特别是对差分实现而言。其它引脚输出可能会有更好的性能，但这种方法考虑了所有三种架构之间的一致性，以便得到可比的观察结果。 点击查看大图

图5：过孔引脚片分配描述了三种架构配置下的电源、地和信号分布。(41291)
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仿真链路结构由一个长度为Len1的有损传输线w元件模型、终端电阻R7和小负载电容C2组成，如图4的右上方所示。为了模拟这些PWB参数的变化，传输线长度和R7与C2的值是从每个I/O通信指定的典型值(表7)范围内随机选取的.传输线长度是受约束的，因此差分对内的真正补码斜率(与DIFF案例有关)保持在±20mil以下。

表7：PWB链路参数范围值。
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传输线介质中的线到线串扰有意没有建模，因为每个I/O单元使用独立无耦合的w元件模型。这样做可以通过去除其它独立的噪声源而专注于主要由SSN引起的信号劣化。然而，使用这种方法后，本来在紧耦合对中通常可以抑制掉的共模噪声反而可能影响到差分测量中的眼图关闭。

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《电子技术设计》网站版权所有，谢绝转载 {pagination} 链路架构：仿真激励和图案 并发开关噪声(SSN)也与图案有关，因为跨越片上的开关缓冲器图案影响局部di/dt。试图最大化di/dt的“最差情况”开关图案可以通过强制片内所有缓冲器同时改变到相同的高或低状态来实现。标称或“典型”的SE或DIFF图案是通过交叉27-1伪随机比特流(PRBS)种子创建的，这样信号边沿仍然是对齐的，但总线上任意时刻的1和0分布本质上更随机。 零和信号概念确保了总线上有相同数量的1和0，因此全局di/dt为0，但通过将总共36个缓冲器分布的每一半中的相同状态变化组成起来，可以在“最坏情况下”实现PDN上的局部应力。最后，使用随机选择的有效ZS代码字产生“典型的”ZS图案，如上面的编码技术章节介绍的那样。所有三种概念性架构下的每种“最坏情况”和“典型”图案在图6中有进一步描述。在仿真环境中，这些图案特征定义的理想源被用来激励图4所示节点‘i’的I/O单元。注意，在所有情况下，很多缓冲器上的各种图案时钟被设定是同步的(即所有缓冲器同时改变节点“i”的状态)。 点击查看大图

图6：用于SE、DIFF和ZS SSN仿真的图案激励描述和术语。
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如上所述，任意选择的目标节点带宽对每个处理单元来说约4Tbps，见图3。这个带宽是假设在8个32比特通道、每个链路(包含每种案例中所需的尽可能多的走线来代表一个32比特字)工作在16Gbps的情况下实现的。因此，在时域仿真中，标称SST缓冲器输入激励数据速率被设定为每个发送器16Gbps(除了下面提到的某些激励之外)。这个速度与为这些仿真选择的特定SST缓冲器一致，因为它们(虽然是过去的想法)设计支持20Gbps以上的速度[16]。

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