用于高速密集并行总线通信的零和信号方法(第3部分)

仿真结果 这一节将总结用上述模型环境实现的零和、差分与单端信号的众多仿真研究结果。新思公司针对Linux开发的HSPICE版本C.2009.03.SP1用于所有时域仿真。由Mayo SPPDG公司开发的Matlab脚本用于捕获和测量相关的眼图统计数据。 标称仿真：眼图与电压纹波 评估三种架构的主要指标是在接收器输入端仿真/采样的垂直眼图开度。因此在这些仿真结果中没有全部考虑其它经典的眼图特性，如通常用眼图模板评估的抖动。在典型的高密度、单端并行总线应用中，SSN会很大，在信号眼图中的效果是看得见的。为了描述这些SSN和其它效果，图7给出了样本眼图仿真结果。本例中针对SE的缓冲器位置14、ZS矩阵与针对DIFF的缓冲器14/15是任意选择的。 如前所述，SST缓冲器的轨到轨电压摆幅标称值是0至1VDC。然而，在实际使用中缓冲器端接到VDD/2或0.5VDC。采用这种端接方法后，在端接电阻上测量到的每条单端链路的最大理想满电压摆幅是500mV。DIFF配置结果以差分测量形式报告，其中补码信号要从对内的真正信号中减去。在这种情况下，标称满摆幅眼图是单端标称值的两倍，或1VDC。注意图7的差分眼图开度中采用了2倍的垂直刻度。 点击查看大图

图7：16Gbps仿真中6个配置的每个配置的样本眼图。
wpcednc

垂直轴的标签为“RX端电压”，代表在接收器输入端的眼图电压(图4显示了仿真中测量的这些眼图确切位置)。另外值得一提的是ZS和SE测量时的零共模电压，它完全是用于这次研究的眼图绘制工具的典型产物(有助于方便三种信号方法之间的比较)。实际上，SE和ZS缓冲器电压摆幅具有大约500mV的共模电压。 从图7中的图形可以明显看出，与“典型”情况相比“最坏情况”结果的相对眼图关闭(最上排)。这清楚地表明了图案相关行为和一组高速I/O内相同状态的同时信号转换造成的最终影响。然而，片内的单次采样并不是整个总线上的完整性能照片。每对SE、ZS缓冲器或DIFF对在各自的I/O片内的眼图开度见图8。在这张图中，每根细小的水平线代表片内某个位置的垂直眼图测量结果。另外，每种配置的最小、平均和最大眼图开度也有标签表明。 点击查看大图

图8：在16Gbps仿真中三种缓冲器配置和两种开关图案的垂直眼图开度总结。(41292)
wpcednc

正如期望的那样，单端“最坏情况”安排的眼图是完全关闭的。SSN太大，电压轨塌陷阻止了缓冲器达到满工作摆幅。差分眼图张得比较开，很可能通过使用标准差分接收器的最小比特误差解决。ZS结果落在中间位置，基于两个主要原因使人很感兴趣。首先，ZS配置性能明显超过传统的单端信号，这表明控制宽的单端高速总线内的0和1平衡确实会改善实际完整链路环境中的接收器眼图开度。 第二个值得观察的地方需要深入一点讨论。对于“最坏情况”和“典型”操作，ZS眼图开度几乎正好是DIFF结果的一半。因为理想差分眼图开度理论上2倍于单端眼图，因此ZS和DIFF之间观察到的这个关系看起来是可信的。然而，不能马上让人明白的是，为何差分仿真结果显示依赖于对-对图案对齐(“最差情况”比拼“典型情况”)。另外，传统差分信号应该更加免疫(和创建更少)共模噪声(如SSN)。因此，期望值是差分垂直眼图开度应该超过ZS结果的2倍。为了进一步研究这个问题，图9给出了对每种架构的电源噪声测量的结果(探针位于节点‘c’，如图4所示)。 这些测量结果表明，差分的“最坏情况”配置可以观察到相对较高的纹波。理论上，真正差分的信号天生是零和(或零电流)，因此尽管有对－对图案关系但电源纹波应该较低。然而，由于使用了两个独立的具有最小片上电容的推挽式SST缓冲器，每个缓冲器都端接到共模电压，因此形成了准差分的缓冲器制。与传统差分信号的这些偏差可能在用“最坏情况”图案工作时导致局部轨塌陷和更高的纹波。如果要进一步研究，有必要模拟更加传统的差分网络，其眼图开度可能更加乐观。

图9：16Gbps仿真中三种缓冲器配置和两种开关图案下的VDD片上电源噪声。(41296)
wpcednc

裸片上的仿真VDD电压纹波以局部非理想VSS为基准进行了采样(图4中的节点‘d’)。即使VDD只有1VDC，也可以观察到超过1V的峰峰交流纹波，实际上这是SE“最坏情况”条件下的情形。缓冲单元看到的电压是1VDC±700mV。需要重申的是，考虑到每个缓冲器的可用输入电压，SE“最坏情况”垂直眼图开度这么小就不足为奇了。

【分页导航】wpcednc

• 第1页：标称仿真：眼图与电压纹波	• 第2页：仿真变化：差值和总线大小
• 第3页：仿真变化：数据速率	• 第4页：零和信号总结

wpcednc

《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真变化：差值和总线大小 将可用的代码字限制为纯平衡(零和)代码在实际应用中可能太受限了。差值概念允许总线上的0和1数量之间存在一定程度的不平衡，详见工作原理部分。这使得从可能的2N完整清单可以得到更多的代码字，代价是不逐渐增加了SSN。当代码空间以这种方式变宽时，只需更少的线就能获得32个逻辑比特。例如，当差值为±2时，32个逻辑比特只需34根线，而在纯平衡编码中需要32个比特。零和I/O片和比特图案经过修改包含不同水平的差值，可显示用不平衡代码字增加代码空间与影响由于增加SSN引起的眼图开度之间的平衡。如图10左面板所示，增加差值会逐渐关闭眼图。如果代码字限制可以放松，低水平值是可以容忍的。值得注意的是，打开代码空间以允许±16的差值只要求32根线，进而导致未编码的字。然而，为了一致性，我们选择保持具有±16差值的34线例子。 同样，其它总线大小被认为是基线应用的另外变化。不像由36线组成的单条零和总线获得32个逻辑比特，2x20和4x12配置也进行了评估。每个同样获得32比特。当考虑这两种额外架构时似乎对眼图开度影响很小。 点击查看大图

图10：差值和总线大小对眼图开度的影响。(41293)
wpcednc

【分页导航】wpcednc

• 第1页：标称仿真：眼图与电压纹波	• 第2页：仿真变化：差值和总线大小
• 第3页：仿真变化：数据速率	• 第4页：零和信号总结

wpcednc

《电子技术设计》网站版权所有，谢绝转载 {pagination} 仿真变化：数据速率 由于SSN是一个与频率有关的电源完整性问题，因此一般认为主要由于过孔引脚片和裸片上的PDN中的电感原因，单端信号性能将在接近1Gbps时开始下降。为了验证这个断言，发送数据速率从233Mbps逐步提高到16Gbps。这种扫描的结果见图11。对单端、“最差情况”配置来说，眼图在1Gbps和2Gbps之间约关闭了50%，而零和眼图的开度在整个频率扫描范围内与差分眼图保持一样(注意，出于比较测绘的目的，差分眼图测量砍了一半)。即使对数据速率低至1Gbps的应用来说，零和编码方法对SSN的负面影响相对传统单端信号也更加免疫。 点击查看大图

图11：数据速率对垂直眼图的影响。(41290)
wpcednc

【分页导航】wpcednc

• 第1页：标称仿真：眼图与电压纹波	• 第2页：仿真变化：差值和总线大小
• 第3页：仿真变化：数据速率	• 第4页：零和信号总结

wpcednc

《电子技术设计》网站版权所有，谢绝转载 {pagination} 零和信号总结 这份报告中介绍的仿真结果建议，当使用零和信号配置时，SSN免疫性在实际系统环境中是可以实现的。正如期望的那样，对称平衡宽数据总线上的1和0数量可以实现电流抵消，进而减少电压轨塌陷，改善接收器的垂直眼图开度。这种性能改善使用差分信号一般也能取得，但要付出2倍于单端方法的封装密度代价。零和信号能够实现良好的信号性能，而且引脚数量和布线方面的代价显著更小。 值得重提的是，上面执行的DIFF仿真是准差分的，其中没有使用真正电流导引的差分发送器。这样一种差分缓冲器可以产生更加乐观的垂直眼图开度。同样，用于局部电荷存储的显著更高的片上电容可以用来改善所有信号类型的结果。 虽然仿真结果表明，使用零和信号减少高速并行总线HPC应用中的SSN有很好的前途，但仍有几个问题需要考虑。例如，有效编码/解码机制的设计与实现对于将零和信号概念推进到物理现实来说非常重要。我们计划在未来出版物上报道这一主题。与传统系统架构的兼容(经常要求无直流和/或ECC编码)也很重要。 另外，我们提醒大家，图3所示的处理器到处理器象征性应用框图是概念性的，当然会有架构上的复杂性需要考虑。例如，在处理器到内存架构情况中，将定制编码的数据总线与商用存储器(如DDR2/3)集成在一起将遇到逻辑上的挑战。另外，由于零和信号默认在零和总线中的所有数据比特具有同步时钟，而最近的SerDes技术趋势恰恰相反(分开的SerDes通道经常同步于不同的PLL，因此不是同步的)，因此与未来高速I/O解决方案的兼容性还需要解决。 参考文献 [1] Tallini, L. G., and Bose, B.: "Balanced Codes With Parallel Encoding and Decoding." IEEE Transactions on Computers, 48(8):794-814 (August) 1999. [2] Tallini, L. G., and Bose, B.: “Design of Balanced and Constant Weight Codes for VLSI Systems.” IEEE Transactions on Computers, 47(5):556-572 (May) 1998. [3] Knuth, D.: “Efficient Balanced Codes.” IEEE Transactions on Information Theory, 32(1):51-53 (January) 1986. [4] Weber, J.H., and Immink, K.S.: “Knuth.s Balanced Codes Revisited.” IEEE Transactions on Information Theory, 56(4):1673-1679 (April) 2010. [5] Youn, J.Y., and Bose, B.: “Some Improved Encoding and Decoding Schemes for Balanced Codes.” Proceedings of 2000 Pacific Rim International Symposium on Dependable Computing, pp. 103-109, 2002. [6] Immink, K. S., and Weber, J.H.: "Very Efficient Balanced Codes." IEEE Journal on Selected Areas in Communications, 28(2):188-192 (February) 2010. [7] Al-Bassam, S., and Bose, B.: "Design of Efficient Error-correcting Balanced Codes." IEEE Transactions on Computers, 42(10):1261-1266 (October) 1993. [8] Hughes, A., and Fair, I .J.: "An Integrated Error Control and Constrained Sequence Code Based on Multimode Coding." Proceedings of the 3rd Annual Communication Networks and Services Research Conference, 2005, pp. 203- 208, Halifax, N.S., Canada, May 16-18, 2005. [9] van Tilborg, H., and Blaum, M.: "On Error-correcting Balanced Codes." IEEE Transactions on Information Theory, 35(5):1091-1095 (September) 1989. doi: 10.1109/18.42227 [10] Shi, H., Liu, G., and Liu, A.: “Analysis of FPGA Simultaneous Switching Noise in Three Domains: Time, Frequency, and Spectrum.” DesignCon 2006, Santa Clara, CA, February 2006. [11] Chen, C., Zhao, J., and Chen, Q.: “A Simulation Study of Simultaneous Switching Noise.” Proceedings of Electronic Components and Technology Conference, pp. 1102-1106, 2001. [12] Schmitt, R., Kim, J., Yuan, C., Feng, C., Kim, W., and Oh, D.: “Power Integrity Analysis of DDR2 Memory Systems During Simultaneous Switching Events.” DesignCon 2006, Santa Clara, CA, February 2006. [13] Smith, L.: “Simultaneous Switch Noise and Power Plane Bounce for CMOS Technology.” Proceedings of Electrical Performance and Electronic Packaging, pp. 163-166, 1999. [14] Huh, S., Swaminathan, M., and Keezer, D.: “Pseudo-balanced Signaling Using Power Transmission Lines for Parallel Links.” IEEE International Symposium on Electromagnetic Compatibility, pp. 871-876, 2011. [15] Lee, S., Jee, D., Suh, Y., Park, H., and Sim, J.: “A 8 GByte/s Transceiver with Current-balanced Pseudo-differential Signaling for Memory Interface.” IEEE Solid-State Circuits Conference, pp. 237-240, 2008. [16] Philpott, R., Humble, J., Kertis, R., Fritz, K., Gilbert, B., and Daniel, E.: “A 20 Gb/s SerDes Transmitter with Adjustable Source Impedance and 4-tap Feed-Forward Equalization in 65nm Bulk CMOS.” IEEE Custom Integrated Circuits Conference, pp. 623-626, 2008. 原文作者：Chad M. Smutzer、Robert W. Techentin、Michael J. Degerstrom、Barry K. Gilbert博士、Erik S. Daniel博士、Mayo Clinic

【分页导航】wpcednc

• 第1页：标称仿真：眼图与电压纹波	• 第2页：仿真变化：差值和总线大小
• 第3页：仿真变化：数据速率	• 第4页：零和信号总结

wpcednc

《电子技术设计》网站版权所有，谢绝转载