Cadence推出基于台积电16纳米FinFET制程DDR4 PHY IP

全球电子设计创新领先企业Cadence设计系统公司宣布，立即推出基于台积电16纳米FinFET制程的DDR4 PHY IP（知识产权）。16纳米技术与Cadence创新的架构相结合，可帮助客户达到DDR4标准的最高性能，亦即达到3200Mbps的级别，相比之下，目前无论DDR3还是DDR4技术，最高也只能达到2133Mbps的性能。通过该技术，需要高内存带宽的服务器、网络交换、存储器结构和其他片上系统（SoC）现在可以使用Cadence DDR4 PHY IP完成设计，并能在有更高速DRAM可用时利用它们。 Cadence DDR4 PHY IP具有循环冗余校验（CRC）、数据总线倒置（DBI）等可靠性、可用性、可服务性（RAS）功能， 支持无缓冲双通道内存模块(UDIMM)/ 带寄存器的双通道内存模块(RDIMM)。全新DDR4 PHY IP实现了4倍时钟（clocking）等架构创新，以减少占空比失真和多频电源隔离（multi-band power isolation），以增加抗扰度，实现带有电压转换速率控制的I/O。Cadence DDR4 PHY IP和Cadence DDR4控制器一起在台积电16纳米FinFET制程中经过了实际芯片的验证。 “对基于16纳米FinFET的设计的需求不断增长，推动对补充性DDR4 IP产品的市场需求，”台积电公司设计基础架构营销事业部资深协理Suk Lee表示，“我们很早就和Cadence公司在该技术上保持紧密协作，因此我们的客户能够看到该设计的芯片成果，他们对采用Cadence从工具到IP全面的16纳米支持将更有信心。” “我们很多客户担心，因为内存系统的瓶颈，他们的下一代设计不能达到性能目标，”Cadence 高级副总裁兼IP集团总经理Martin Lund表示，“使用Cadence DDR4 IP，相信我们的客户必将更加坚定地认为，他们的产品一定能匹配未来面向更高速度的DRAM。” DDR4 PHY IP已经过芯片验证，现已推向市场。欲了解更多关于DDR IP的 《电子技术设计》网站版权所有，谢绝转载