2017年9月19日，中国北京，Intel(英特尔)首次在中国举办了“Intel精尖制造日”。
这也是Intel继6个月前在美国举办的同类制造日会议之后的全球第二次高等级会议。
在北京的会议中，Intel制造和代工部门高层在其主题演讲部分不仅直怂其竞争对手，为工艺节点的定义正名，而且也首次为全球展示了其最新的10nm晶圆，并推出了面向物联网等应用推出的22FFL低功耗工艺。
“老虎不发威，当我是病猫吗？”在媒体采访环节当被问及为何此次直指台积电和三星时，Intel公司全球副总裁兼中国区总裁杨旭说到。
多年未公开谈论尖端制造的Intel在这几年中在做些什么？此次“精尖制造日”给出了答案。
Intel在这次会议上首次向全球展示了其10nm晶圆，计划于2017年下半年投产。
Intel 声称其10nm工艺采用第三代FinFET技术，使用了超微缩技术(hyper scaling)，充分运用了多图案成形设计(multi-patterning schemes)，使得它拥有世界上最密集的晶体管和最小的金属间距，从而实现了业内最高的晶体管密度，领先其他“10nm”整整一代。
Intel公布的数据显示，Intel10nm工艺的最小栅极间距从70nm缩小至54nm，且最小金属间距从52nm缩小至36nm。这使得逻辑晶体管密度可达到每平方毫米1.008亿个晶体管，是之前Intel14 nm工艺的2.7倍，大约是业界其他“10nm”工艺的2倍。同时，芯片的裸片面积缩小的幅度也超过了以往：22nm之前每代工艺的提升可带来裸片面积约0.62倍的缩减，14nm以及10nm则带来了0.46倍和0.43倍的缩减。
超微缩技术是Intel实现在先进节点裸片面积缩减的利器，尽管在会议中没有谈及具体的技术细节，但被多次提及。超微缩技术为Intel 14nm和10nm工艺提供了超乎常规的晶体管密度，并延长了工艺的生命周期。尽管工艺节点间的开发时间超过两年，但超微缩能使其完全符合摩尔定律。
纵向来看，相比之前的14nm工艺，Intel 10nm工艺提升了25%的性能和降低45%的功耗。全新增强版的10 nm工艺，10nm++，则可将性能再提升15%或将功耗再度降低。
“如果我们再横向的与业界其他竞争友商的16/14nm工艺相比，就会发现Intel 14nm工艺的晶体管密度是他们的1.3倍。业界其他竞争友商10nm工艺的晶体管密度与Intel 14nm工艺相当，却晚于Intel 14nm工艺3年。”Intel公司执行副总裁兼制造、运营与销售集团总裁Stacy Smith强调到。
Intel在此次会议中多次直接与台积电和三星的技术指标进行了对比，实属少见。
在2014年Intel推出14nm工艺之后不到一年的时间内，三星和台积电都陆续推出了自己的14nm工艺和16nm工艺。2016年底，三星和台积电又相继推出了自己的10nm工艺，看起来这也比Intel的10nm工艺早了将近十个月。
然而Intel高级院士、技术与制造事业部工艺架构与集成总监马博(Mark Bohr)却不认同这一看法：一些公司即使晶体管密度增加很少，或者根本没有增加，但他们仍继续为工艺节点命新名，结果导致这些新的节点名称根本无法体现位于摩尔定律曲线的正确位置。
“行业亟需一种标准化的晶体管密度指标，以便给客户一个正确的选择。客户应能够随时比较芯片制造商不同的工艺，以及各个芯片制造商的‘同代’产品。但半导体工艺以及各种设计日益复杂使标准化更具挑战性。”Mark Bohr说。
他认为，无论是用栅极距(栅极宽度再加上晶体管栅极之间的间距)乘以最小金属距(互连线宽度加上线间距)，还是用栅极距乘以逻辑单元高度进行计算，都不能真正衡量实际实现的晶体管密度，因为它们都没有试图说明设计库中不同类型的逻辑单元及这些指标量化相对于上一代的相对密度。
他在演讲中给出了Intel的密度公式。“行业真正需要的是给定面积(每平方毫米)内的晶体管绝对数量。”Mark Bohr认为，每个芯片制造商在提到工艺节点时，都应披露用这个简单公式所测算出的MTr/mm2 (每平方毫米晶体管数量(单位：百万))单位中逻辑晶体管密度。只有这样，行业才可以厘清工艺节点命名的混乱状况，从而专心致志推动摩尔定律向前发展。
Intel公司执行副总裁兼制造、运营与销售集团总裁Stacy Smith在其开场演讲中花费了不少时间来阐述这个观点。
Stacy Smith认为，每一个节点晶体管数量会增加一倍，14nm和10nm都做到了，而且晶体管成本下降幅度前所未有，这表示摩尔定律仍然有效。如果再加上创新技术，可以保证摩尔定律长期有效。
多年来，业界对此定律一直存在争议。在这次会议中，Intel主动进行了响应，也为其定义工艺节点的正统地位继续夯实了基础。
持续的研发投入是Intel保证摩尔定律持续有效的策略。随着工艺的发展，工艺节点之间的时间已经延长，成本也更加昂贵，这是整个行业正在面临的问题。就算仅仅是把设备安装到已有的晶圆厂中，就要花费70亿美元，越来越少的公司可以承担得起推进摩尔定律的成本。
此外，为了推动摩尔定律在未来的继续前进，以及可能的后摩尔时代的到来，Intel还积极研究如nm线晶体管、III-V 材料(如砷化镓和磷化铟)晶体管、硅晶片的3D堆叠、高密度内存、紫外光(EUV)光刻技术、自旋电子(一种超越CMOS的技术，当CMOS无法再进行微缩的时候，这是一种选择，可提供非常密集和低功耗的电路)、神经元计算等前沿项目。
为了证明摩尔定律持续将继续有效，Intel给出了如下工艺技术路线图。
22FFL(FinFET低功耗)技术成为本次会议的另一个热点。
随着物联网等要求低功耗工艺应用的崛起，对低成本、低功耗工艺的要求日益强烈。
Intel的22FFL瞄向了这个市场。就最近几年的面向这个市场需求代工厂的发展来看，台积电早在几年前就推出了特定的代工平台，而GlobalFoundies和三星等也在通过对FD-SOI的布局来应对该需求。在这个领域，Intel成为了后来者。
基于多年22nm/14nm的制造经验，22FFL全新工艺提供结合高性能和超低功耗的晶体管，及简化的互连与设计规则，能够为入门级智能手机、物联网设备(IoT)、连接解决方案、可穿戴设备和车载系统这样的低功耗及移动产品提供通用的FinFET设计平台。与先前的22GP(通用)技术相比，全新22FFL技术的漏电量最多可减少100倍。22FFL工艺还可达到与Intel 14纳米晶体管相同的驱动电流，同时实现比业界28nm/22nm平面技术更高的面积微缩。
Intel声称：22FFL工艺包含一个完整的射频套件，并结合多种先进的模拟和射频器件来支持高度集成的产品。借由广泛采用单一图案成形及简化的设计法则，使22FFL成为价格合理、易于使用可面向多种产品的设计平台，与业界的28纳米的平面工艺(Planar)相比在成本上极具竞争力。其PDK 1.0版已推出，计划2017年Q4生产就绪。
FFL相对于FD-SOI而论，前者基于FinFET架构，后者基于平面体硅架构，而在晶圆的要求上也不同。
“22FFL，这是一个全新类别的产品，它使得Intel有机会接触到全新类型的客户，而他们此前可能并不在Intel服务的范围之内。”FFL被Intel授予了挖掘和发展新业务的使命。
更像是测试代工市场的反应，Intel并没有披露22FFL的具体技术细节、以及时间点、工厂地址等信息。
在与Mark Bohr的会谈中，他透露22FFL还未确定在哪家工厂投产，但明确表示Intel任何具备14nm产线的工厂均可马上胜任。
为什么是14nm工厂？“我们认为其将是个长寿命工艺，14nm会给业界更大的信心。”这是Bohr的回答。从这句简短的对话中，我可以认为FFL工艺将至少会延伸至14nm。
Intel在2008年正式宣布开放代工业务，但细算起来，其代工伙伴，从最初的高速FPGA公司Achronix，到后来的Altera、以及最近的展迅，都和Intel有着千丝万缕的联系，并没有实现真正的开放业务。
Intel公司技术与制造事业部副总裁、晶圆代工业务联席总经理Zane Ball在会议上指出：Intel代工业务将重点关注两大细分市场：网络基础设施、移动和互联设备，可以输出22nm、14nm、10nm和22FFL等技术。
“首先，为什么要选代工的业务？之所以会进军代工业务，是因为这个市场里面存在着非常好的业务机会，这是我们做代工业务的重要原因。作为一家领先的技术企业，Intel确实能够靠自己的优势在代工市场里挣到钱。你也知道，这个市场在不断的整合，现在拥有尖端技术能够来做代工的公司其实非常少，而Intel恰恰是其中之一，这对我们来说是一个不可多得的机会，我们自然要发展这个业务。”
“实际上在几年前我们就开始尝试来做代工的业务，但这对Intel来说，存在着很多需要学习的东西，因为代工和IDM(整合原件制造商)来说有很大的差异性，我们需要获取必要的工具，需要获取必要的行业标准，我们也需要搭建起足够的基础设施，并且获取需要的知识产权，花了一些时间。现在Intel和第一个代工客户之间已经取得了非常良好的成功合作成效，我们也具备了全面的能力，现在应该把面铺开，去接触服务更多客户，进一步实现代工业务更大的发展。”Zane Ball表示。
Intel特别关注中国代工市场的机会。在全球半导体市场上，来自中国的消费达到了58.5%，但中国无圆晶厂全球占比为25%，中国半导体领域拥有巨大的机会。
“老虎不发威，当我是病猫吗？”Intel公司全球副总裁兼中国区总裁杨旭在新闻发布会的一句回答获得了现场参与者的掌声。
基于对Intel尖端制造投入和技术水平的了解，在领先工艺技术上我认为其无疑是老虎；就代工业务扩展和渗透能力来看，尤其在诸侯群起的中国市场，老虎如果很矜持，可能会被认为是病猫。
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