在近日于美国旧金山举行的2017年度IEEE国际电子组件会议(International Electron Device Meeting，IEDM)上，英特尔(Intel)透露了将在10纳米制程节点的部分互连层采用钴(cobalt)材料之计划细节，GlobalFoundries则是介绍该公司将如何首度利用极紫外光(EUV)微影技术决战7纳米制程节点。
Intel表示将在10纳米节点互连的最底部两个层采用钴，以达到5至10倍的电子迁移率改善，以及降低两倍的通路电阻(via resistance)。市场研究机构VLSI Research董事长暨执行长G. Dan Hutcheson表示，这是第一次有芯片制造商分享将钴材料应用于制程技术的计划细节，这种易碎金属一直被视为具潜力的介电质候选材料。
Globalfoundries先前就表示将在7纳米节点采用EUV，该公司介绍了一个完全以浸润式光学微影为基础的平台，但被设计成能在特定层级导入EUV，以改善周期时间与制造效率；该公司技术长暨全球研发副总裁Gary Patton在接受EE Times采访时表示，EUV仍有一些问题需要解决，包括光罩护膜(pellicle)以及检测技术。Globalfoundries目前在纽约州北部的Fab 8晶圆厂安装了第一套EUV量产工具。
Hutcheson接受EE Times访问时表示，他对于Intel与Globalfoundries 在IEDM上的技术简报印象深刻，不过也补充指出，对硬底子技术专业人士来说，技术细节的缺乏还是令人失望，但芯片业者通常会希望保留专有技术信息：「这些人不会愿意放弃任何东西；」他还表示，两家公司都展示了新技术在逻辑晶体管密度方面的提升，与前一代技术相较可达到两倍以上，这意味着产业界仍然跟随着摩尔定律(Moore’s Law)脚步。
Intel与Globalfoundries先前都曾发表最新制程技术；Intel的10纳米节点是在3月首度亮相，采用自我校准四重图形(self-aligned quadruple patterning，SAQP)技术，为鳍片宽度7纳米、高度46纳米，间距34纳米的FinFET结构。
Globalfoundries则是在9月首度发表7纳米制程，采用SAQP制作鳍片，并以双重图形进行金属化，号称与该公司授权自三星(Samsung)的14纳米制程相较，其逻辑密度提升了2.8倍、性能提高40%、功耗降低55%。Intel与Globalfoundries的制程都支持多电压临界值(multiple voltage thresholds)。
Intel将在10纳米节点以钴进行触点金属化(contact metallization)，可能会成为先进半导体制程战场上的差异化特点；Globalfoundries则将在7纳米节点继续采用半导体产业在过去几个节点使用的铜/低介电材料(low-k dielectrics)。
Globalfoundries的Patton与负责介绍7纳米技术的技术团队杰出成员Basanth Jagannathan在IEDM简报后接受EE Times采访时表示，继续采用铜/低介电材料是因为其具备可靠度优势，能降低技术复杂度与良率风险：「铜材料仍有很大的利用空间。」
另一个Globalfoundries制程技术的显著差异特性，是在后段金属化采用双重图形；对此Jagannathan在简报中说明，利用SAQP可能供密度优势，但会对客户仰赖的灵活性有严重妨碍。「我们提供的是晶圆代工技术，」他指出：「需要迎合各种不同的设计。」Pattom则对EE Times表示，在后段制程继续采用双重图形，「不代表我们密度不够，并不是一切都与间距有关；我们是以另一种有点不同的方法达成密度目标。」
在IEDM上，Intel除了透露10纳米制程细节，还提供了另外一篇论文介绍22纳米FinFET低功号制程技术，也让VLSI Research的Hutcheson印象深刻；他表示，这种制程──被视为手机与RF应用之理想选择──说明了一种新趋势，就是晶圆代工业者正纷纷「走回头路」，优化较旧制程节点。
Globalfoundries的Patton在今年的IEDM还获颁IEEE Frederik Philips奖项，表彰他对产业界的影响力以及领导开发先进微电子技术、推动合作研发计划的成就；他表示他第一次参加IEDM的时候还是学生，而且已经是35年前的事了。
Globalfoundries技术长Gary Patton
（原文发表于Aspencore旗下EDN姐妹媒体EETimes，参考原文：Few Surprises as Intel, GF Detail Process Technologies；编译：Judith Cheng）
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