WEBENCH工具能够完成从器件选型到最终PCB输出和样机的一体化设计。相比手工计算，WEBENCH能够将6个星期的设计时间压缩到一两个小时来完成。最近，WEBENCH新增了三个高级电源设计功能，从而能让设计变得更轻松。

“工业4.0”最早于2011年的汉诺威工业博览会上提出，此后，德国联邦政府成立了“工业4.0” 研究项目，由德国联邦教研部与联邦经济技术部联手资助，在德国工程院、西门子公司等为代表的德国学术界和产业界的建议和推动下形成。

若要设计出最佳的系统，还需要协同设计IC封装和电路板的能力，从而快速完成符合需求的产品。应对上述需求，Mentor持续优化旗下产品线，推出三款全新的PADS系列产品，并推出最新的Xpedition Package Integrator解决方案。

日前，ANSYS公司亚太区运营副总裁Tom Kindermans在该公司的技术大会上表示，如果一家企业希望能够在全球市场去推行它的产品，就一定要使用仿真驱动产品的开发流程，如果只是一直沿用传统的流程，势必很快会被淘汰。

日前，Mentor Graphics公司推出两款新的PCB设计工具：初阶的PADS和高阶的Xpedition。PADS分为三个版本，可以逐级覆盖到更多的客户群。同时，由于加入了设计仿真能力，PADS增加了很多竞争对手产品所不具备的功能，从而减少用户在工具上的投入。Xpedition Package Integrator则可以实现IC、封装和PCB的协同设计，减少设计改版，改进产品整体品质，缩短产品交付周期。

日前，ANSYS公司亚太区运营副总裁Tom Kindermans在该公司的技术大会上表示，如果一家企业希望能够在全球市场去推行它的产品，就一定要使用仿真驱动产品的开发流程，如果只是一直沿用传统的流程，势必很快会被淘汰。

在EDN China创新大会上，一场演讲中的数据统计有点吓人：“26%的工程师时间花费在了解决数据完整性上面”，另外，设计阶段的每次工程变更花费平均为1900美金，一个中等复杂度物理样机的成本为9000美金。

当Hi-Fi成为消费电子产品是否获得消费者青睐的重要因素时，厂商除了要以优异的电声技术与系统设计来提升产品功能之外，完善的音频测试则是确保产品质量的关键。

2015年6月18日,赛普拉斯半导体公司今天宣布向芯成半导体公司董事会递交如下信函

本文介绍了高速数字电路器件的通用互连时序模型，基于模型给出了时序公式。对常用高速接口 MII、RMII、RGMII和 SPI 给出了基于公式和理论的实例分析，通过分析得出电路板设计布线长度关系。介绍的时序模型和分析方法，为电路设计人员提供了有效的分析方法，避免进入高速电路走线一定要等长这种认识误区，有助于在工程实践中，提升布线设计成功率、找出故障原因并加速电路设计进程。

根据经验法则，在高密度和高频率的场合通常使用四层板，就EMC而言比二层板好20 DB以上。在四层板的条件下，往往可以使用一个完整的地平面和完整的电源平面，在这种条件下只需要进行分成几组的电路的地线与地平面连接，并且将工作噪声地特别的处理。

智能可穿戴产品的出现使产品组装面临高密度、微型化的新挑战。其中包括裸晶圆（‘Naked’dies）、元器件堆叠（3D封装/PoP）、集成埋入式元件、更小的元件间隙、更好的构造以实现基板更小等特点，使元器件的微小型化和高密度组装受到工程师们的广泛重视。

最近，有着“大基金”之称的中国国家集成电路产业投资基金全面开启布局投资，已密集在集成电路制造、设计、封装、设备等领域“多点开花”，加速开展对中国集成电路产业链的全面布局，为中国发展成全球半导体强国打下坚实基础。

当一块PCB板完成了布局布线，又检查连通性和间距都没有报错的情况下，一块PCB是不是就完成了呢？很多初学者也包括一些有经验的工程师，由于时间紧或者不耐烦亦或者过于自信，往往草草了事，忽略了后期检查。结果出现了一些很基本的BUG，比如线宽不够，元件标号丝印压在过孔上，插座靠得太近，信号出现环路等等。

电子元器件的发展，芯片的设计研发，对于整机的性能至关重要，相信很多人像我一样关心半导体业界的动态，那就让我看一下最近有哪些新的芯片将在未来被大家熟知。